JP2001034474A

JP2001034474A - データ処理装置及びデータ処理方法

Info

Publication number: JP2001034474A
Application number: JP11202935A
Authority: JP
Inventors: Hideki Sugimoto; 英樹杉本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-07-16
Filing date: 1999-07-16
Publication date: 2001-02-09
Also published as: EP1069499A3; EP1069499A2

Abstract

(57)【要約】【課題】少ないハードウェアであるにも拘わらず、分岐
命令を含むあらゆる命令を高速に処理できるデータ処理
装置及びデータ処理方法を提供する。【解決手段】データ処理装置は、命令メモリ１１又はキ
ャッシュメモリ１５からフェッチされた複数の命令を同
時に実行する複数の実行ユニット２２₁〜２２₄を備えて
いる。そして、命令フェッチにおいてキャッシュミスヒ
ット時は、命令メモリからフェッチされた複数の命令の
中から実行可能な命令をハザード検出器１６で検出して
タグ情報を生成し、このタグ情報に基づいて選択された
命令を実行ユニットに供給すると共に、上記生成された
タグ情報とフェッチされた複数の命令とをキャッシュメ
モリに格納する。一方、キャッシュヒット時は、キャッ
シュメモリに格納されている複数の命令の中から、キャ
ッシュメモリに格納されているタグ情報に基づいて選択
された命令を実行ユニットに供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の命令を同時
に実行するデータ処理装置及びデータ処理方法に関し、
特に同時に実行可能な命令の検出を高速化する技術に関
する。

【０００２】

【従来の技術】従来、複数の命令を同時に実行できると
共に、キャッシュメモリを備えることによって命令フェ
ッチの高速化を図り、更にパイプライン制御方式を採用
することによって命令実行の高速化を図ったデータ処理
装置が知られている。図６はこのような従来のデータ処
理装置の構成を示すブロック図である。このデータ処理
装置では、３２ビット（４バイト）で構成される命令語
が使用されるものとする。

【０００３】このデータ処理装置は、プログラムカウン
タ（ＰＣ）７０、命令メモリ７１、命令バッファ７２、
アドレスラッチ７３、キャッシュメモリ７４、セレクタ
７５、コンパレータ７６、命令レジスタ７７、ハザード
検出器７８、タグラッチ７９及び第１実行ユニット８０
₁〜第４実行ユニット８０₄から構成されている。

【０００４】プログラムカウンタ７０は、命令メモリ７
１に格納されているプログラムに含まれる命令の実行順
序を制御するために使用される。このプログラムカウン
タ７０は、命令メモリ７１に格納されている命令を指定
するための命令アドレスを保持し、その内容はプログラ
ムの進行に伴って「＋４」ずつインクリメントされる。
このプログラムカウンタ７０に保持されている命令アド
レスは、命令メモリ７１及びアドレスラッチ７３に供給
される。

【０００５】命令メモリ７１は、プログラムを構成する
複数の命令を記憶する。この命令メモリ７１からは、プ
ログラムカウンタ７０から命令アドレスが供給された時
に、該命令アドレスから１６バイトの領域の内容が同時
に読み出される。従って、この命令メモリ７１からは、
４個の命令が同時に読み出される。以下においては、４
個の命令を総称するときは単に「命令群」と呼び、４個
の命令のそれぞれを区別する必要があるときは、命令
０、命令１、命令２及び命令３と呼ぶ。この命令メモリ
７１から読み出された命令群は命令バッファ７２に供給
される。

【０００６】命令バッファ７２は、命令メモリ７１から
読み出された命令群を一時記憶する。この命令バッファ
７２の内容は、キャッシュメモリ７４及びセレクタ７５
の入力端子Ａに供給される。アドレスラッチ７３は、プ
ログラムカウンタ７０からの命令アドレス（ＡＤＲ）を
ラッチする。このアドレスラッチ７３の内容はキャッシ
ュメモリ７４及びコンパレータ７６に供給される。

【０００７】キャッシュメモリ７４は、命令バッファ７
２からの命令群とアドレスラッチ７３からの命令アドレ
ス（ＡＤＲ）との組合せを複数記憶する。このキャッシ
ュメモリ７４から読み出された命令群はセレクタ７５の
入力端子Ｂに、命令アドレス（ＡＤＲ）はコンパレータ
７６に、それぞれ供給される。

【０００８】コンパレータ７６は、アドレスラッチ７３
からの命令アドレス（ＡＤＲ）と、キャッシュメモリ７
４からの命令アドレス（ＡＤＲ）とを比較し、比較結果
を表すヒット信号を出力する。このヒット信号が「１」
の場合は、上記両命令アドレスが一致した、即ちキャッ
シュメモリ７４にヒットしたことを表す。一方、ヒット
信号が「０」の場合は、上記両命令アドレスが一致しな
い、即ちキャッシュメモリ７４にミスヒットしたことを
表す。このコンパレータ７６からのヒット信号は、セレ
クタ７５の選択端子Ｓに供給される。

【０００９】セレクタ７５は、コンパレータ７６からの
ヒット信号が「０」の時は入力端子Ａに入力される信号
を選択し、「１」の時は入力端子Ｂに入力される信号を
選択する。従って、セレクタ７５は、キャッシュメモリ
７４にヒットした時はキャッシュメモリ７４からの命令
群を出力し、ミスヒットした時は命令バッファ７２から
の命令群を出力する。このセレクタ７５から出力される
命令群は、命令レジスタ７７及びハザード検出器７８に
供給される。

【００１０】ハザード検出器７８は、セレクタ７５から
供給される命令群を解析し、該命令群の中の実行可能な
命令を検出する。この検出結果は、タグとしてタグラッ
チ７９に供給される。ここで、タグは、命令レジスタ７
７に記憶されている命令０〜命令３のそれぞれに対応す
る４ビットのデータで構成されており、命令３〜命令０
の中の実行可能な命令が「０」で表される。例えば、命
令０と命令２とが同時に実行できる場合は、タグは「１
０１０」となる。このハザード検出器７８からのタグは
タグラッチ７９に供給される。

【００１１】命令レジスタ７７は、セレクタ７５からの
命令群を一時記憶する。この命令レジスタ７７にセット
された命令３〜命令０のそれぞれが、第１実行ユニット
８０ ₁〜第４実行ユニット８０₄のそれぞれに供給される
かどうかは、タグラッチ７９からのタグに従って制御さ
れる。この場合、タグラッチ７９に格納されているタグ
の「１」に対応する命令が実行ユニットに供給される。
上記の例では、命令０は第１実行ユニット８０₁に供給
され、命令１は第２実行ユニット８０₂に供給されず、
命令２は第３実行ユニット８０₃に供給され、命令３は
第４実行ユニット８０₄に供給されない。その結果、命
令０と命令２とが同時に実行されることになる。

【００１２】第１実行ユニット８０₁〜第４実行ユニッ
ト８０₄のそれぞれは、命令レジスタ７７からの命令を
デコードし、デコード結果に従った処理を実行する。以
上、従来のデータ処理装置の構成を機能的に説明した
が、このデータ処理装置にはパイプライン制御方式が採
用されているので、実際には、命令フェッチ、ハザード
検出、命令デコード、命令実行等がオーバーラップして
実行される。これらについては後に説明する。

【００１３】次に、上記のように構成される従来のデー
タ処理装置の動作を説明する。

【００１４】プログラムカウンタ７０から出力された命
令アドレスが命令メモリ７１に供給されると、命令メモ
リ７１から４個の命令（命令３〜命令０）がフェッチさ
れ、命令バッファ７２にセットされる。同時に、上記プ
ログラムカウンタ７０から出力された命令アドレスはア
ドレスラッチ７３にラッチされる。更に、プログラムカ
ウンタ７０の内容は、次の命令フェッチに備えるため
に、「＋４」される。

【００１５】プログラムカウンタ７０からの命令アドレ
スがアドレスラッチ７３にラッチされると、このアドレ
スラッチ７３からの命令アドレス（ＡＤＲ）とキャッシ
ュメモリ７４からの命令アドレス（ＡＤＲ）とがコンパ
レータ７６で比較され、ヒット信号が生成される。な
お、説明を簡単にするために図６では、単なるコンパレ
ータ７６の図記号が記載されているが、実際のデータ処
理装置では、コンパレータ７６は、アドレスラッチ７３
にセットされている命令アドレス（ＡＤＲ）とキャッシ
ュメモリ７４内に存在する全ての命令アドレス（ＡＤ
Ｒ）とを比較し、一致するものが存在するかどうかを調
べるように構成されている。

【００１６】このコンパレータ７６が、ヒット信号とし
てキャッシュミスヒットを表す「０」を出力した場合、
即ち、アドレスラッチ７３にラッチされている命令アド
レス（ＡＤＲ）と同一の命令アドレス（ＡＤＲ）がキャ
ッシュメモリ７４内に存在しない場合は、命令バッファ
７２に格納されている命令群とアドレスラッチ７３に格
納されている命令アドレス（ＡＤＲ）との組合せが、キ
ャッシュメモリ７４に格納される。また、ヒット信号が
「０」であることによりセレクタ７５の入力端子Ａが選
択されるので、命令バッファ７２の内容が命令レジスタ
７５及びハザード検出器７８に供給される。

【００１７】一方、コンパレータ７６が、上記ヒット信
号としてキャッシュヒットを表す「１」を出力した場
合、即ち、アドレスラッチ７３にラッチされている命令
アドレス（ＡＤＲ）と同一の命令アドレス（ＡＤＲ）が
キャッシュメモリ７４内に存在する場合は、セレクタ７
５の入力端子Ｂが選択されるので、キャッシュメモリ７
４から読み出された命令群が命令レジスタ７５及びハザ
ード検出器７８に供給される。

【００１８】そして、ハザード検出器７８は、キャッシ
ュヒット／ミスヒットに拘わらず、セレクタ７５から出
力される命令３〜命令０を解析することにより実行可能
な命令を検出し、この検出結果に応じたタグを生成す
る。この生成されたタグはタグラッチ７９にラッチされ
る。そして、上述したように、命令レジスタ７５にセッ
トされた命令３〜命令０のそれぞれが、タグラッチ７９
からのタグに従って、第１実行ユニット８０₁〜第４実
行ユニット８０₄のそれぞれに供給されるかどうかが制
御され、実行ユニットに供給された命令が同時に実行さ
れる。

【００１９】以上の動作を、パイプライン制御方式で行
う場合のステージ構成を図７に示す。１ステージは１ク
ロックで実行されるものとする。図７（Ａ）は、通常の
命令（分岐命令以外の命令）を続けて実行する場合のス
テージ構成例である。この場合、命令フェッチ（Ｉ
Ｆ）、ハザード検出１（Ｄ１）、ハザード検出２（Ｄ
２）、命令デコード（ＩＤ）、命令実行（ＥＸ）、デー
タ転送（ＤＦ）及び書込（ＷＢ）といった７ステージの
全部が実行されることにより、１つの命令の実行が完了
する。次の命令は、１クロック遅れてステージの進行が
開始され、先の命令とオーバーラップして進行する。通
常の命令は、このようなパイプライン制御が行われるこ
とにより、１クロックで命令の実行を完了することに等
しくなる。

【００２０】図７（Ｂ）は、分岐命令を実行する場合の
ステージ構成の例である。この場合、命令デコード（Ｉ
Ｄ）のステージで分岐命令であることが判断されると、
次の命令のステージのオーバーラップ進行が中止され、
３クロック遅れて、命令フェッチ（ＩＦ）のステージか
らステージの進行が再開される。従って、図７（Ｂ）に
示した例では、分岐命令が実行される場合は３クロック
分だけ余分に時間がかかることになる。このような分岐
命令がプログラム中に出現する割合は１０％程度と言わ
れている。そして、パイプライン制御に１ステージが余
分に挿入されると、性能が１０％程度低下すると言われ
ている。

【００２１】

【発明が解決しようとする課題】ところで、ハザード検
出器に信号が入力されてから検出結果を表す信号が出力
されるまでにゲート遅延があるため、ハザード検出には
一定の時間（上述した例では、このハザード検出に２ク
ロックを要する例を示している）が必要である。従っ
て、性能を向上させるために動作周波数を上げる（１ス
テージの周期を短くする）場合は、ハザード検出のため
のステージ数（クロック数）を増やす必要がある。その
結果、パイプライン段数が増加しするのでハードウェア
が増加し、データ処理装置のコストが上昇する。また、
命令実行のレイテンシが悪化する。レイテンシが長くな
ると、特に低い動作周波数の場合に性能が極端に低下す
る。これは、複雑で長い処理時間を必要とするハザード
検出を命令供給速度の速いキャッシュヒット時にも行っ
ていることに起因する。

【００２２】本発明は、上述した問題を解消するために
なされたものであり、少ないハードウェアであるにも拘
わらず、分岐命令を含むあらゆる命令を高速に処理でき
るデータ処理装置及びデータ処理方法を提供することを
目的とする。

【００２３】

【課題を解決するための手段】本発明の第１の態様に係
るデータ処理装置は、上記目的を達成するために、命令
を記憶する命令メモリと、該命令メモリからフェッチさ
れた複数の命令のそれぞれの実行可否を検出し、該検出
結果をタグ情報として出力するハザード検出器と、該ハ
ザード検出器から出力された前記タグ情報と前記複数の
命令とを対応付けて記憶するキャッシュメモリと、少な
くとも該キャッシュメモリからフェッチされた前記複数
の命令のそれぞれを、該複数の命令に対応する前記タグ
情報に従って同時に実行する複数の実行ユニット、とを
備えている。

【００２４】このデータ処理装置によれば、ハザード検
出器は、命令メモリからフェッチされた複数の命令のそ
れぞれの実行可否を検出し、検出結果をタグ情報として
出力する。ここで、命令メモリから複数の命令がフェッ
チされるのはキャッシュミスヒット時であるから、ハザ
ード検出器はキャッシュミスヒット時にのみ動作してタ
グ情報を生成する。

【００２５】このキャッシュミスヒット時に生成された
タグ情報は、命令メモリからフェッチされた複数の命令
と対応付けられてキャッシュメモリに格納される。キャ
ッシュヒット時は、このキャッシュメモリからフェッチ
された複数の命令が、これら複数の命令に対応するタグ
情報に従って複数の実行ユニットに供給されて同時に実
行される。従って、キャッシュヒット時は、従来のデー
タ処理装置のようにハザード検出器が動作することはな
い。その結果、このデータ処理装置にパイプライン制御
方式を適用する場合に、ハザード検出のためのステージ
を省略できるので、特に分岐命令を高速に実行できる。
また、ハザード検出器の動作時間を考慮する必要がない
ので、パイプラインの段数を増やすことなく動作周波数
を上げることができる。

【００２６】この第１の態様に係るデータ処理装置で
は、前記ハザード検出器は、前記命令メモリからフェッ
チされた複数の命令の中の第２命令が該第２命令より先
に実行されるべき第１命令の実行結果を使用する場合
に、前記第２命令は前記第１命令と同時に実行不可能あ
ることを表すタグ情報を出力するように構成できる。よ
り詳しくは、前記ハザード検出器は、前記第２命令で読
出対象として指定されるレジスタが前記第１命令で書込
対象として指定されるレジスタと同じである場合に、前
記第２命令は前記第１命令と同時に実行不可能であるこ
とを表すタグ情報を出力するように構成できる。

【００２７】また、前記ハザード検出器は、前記命令メ
モリからフェッチされた複数の命令に分岐命令が含まれ
ている場合に、該分岐命令より後に実行されるべき命令
は該分岐命令と同時に実行不可能であることを表すタグ
情報を生成するように構成できる。

【００２８】また、本発明の第２の態様に係るデータ処
理方法は、上記と同様の目的で、命令メモリ又はキャッ
シュメモリからフェッチされた複数の命令を同時に実行
するデータ処理方法であって、前記命令メモリからフェ
ッチされた複数の命令のそれぞれの実行可否を検出し、
該検出結果をタグ情報として出力する第１ステップと、
該出力された前記タグ情報と前記複数の命令とを対応付
けて前記キャッシュメモリに記憶する第２ステップと、
該キャッシュメモリからフェッチされた前記複数の命令
のそれぞれを、該複数の命令に対応する前記タグ情報に
従って同時に実行する第３ステップ、とを備えている。

【００２９】また、本発明の第２の態様に係るデータ処
理方法は、上記と同様の目的で、命令メモリ又はキャッ
シュメモリからフェッチされた複数の命令を同時に実行
するデータ処理方法であって、前記命令メモリ又は前記
キャッシュメモリから命令をフェッチする際に前記キャ
ッシュメモリにミスヒットした時は、前記命令メモリか
らフェッチされた複数の命令のそれぞれの実行可否を検
出し、該検出結果をタグ情報として出力する第１ステッ
プと、該第１ステップで出力された前記タグ情報と前記
複数の命令とを対応付けて前記キャッシュメモリに記憶
すると共に、前記命令メモリからフェッチされた前記複
数の命令のそれぞれを、前記第１ステップで出力された
前記タグ情報に従って同時に実行する第２ステップと、
前記命令メモリ又は前記キャッシュメモリから命令をフ
ェッチする際に前記キャッシュメモリにヒットした時
は、該キャッシュメモリからフェッチされた前記複数の
命令のそれぞれを、該複数の命令に対応する前記タグ情
報に従って同時に実行する第３ステップ、とを備えてい
る。

【００３０】これら第２及び第３の態様に係るデータ処
理方法では、前記第１ステップでは、前記命令メモリか
らフェッチされた複数の命令の中の第２命令が該第２命
令より先に実行されるべき第１命令の実行結果を使用す
る場合に、前記第２命令は前記第１命令と同時に実行不
可能あることを表すタグ情報を出力するように構成でき
る。更に詳しくは、前記第１ステップでは、前記第２命
令で読出対象として指定されるレジスタが前記第１命令
で書込対象として指定されるレジスタと同じである場合
に、前記第２命令は前記第１命令と同時に実行不可能で
あることを表すタグ情報を出力するように構成できる。

【００３１】また、前記第１ステップでは、前記命令メ
モリからフェッチされた複数の命令に分岐命令が含まれ
ている場合に、該分岐命令より後に実行されるべき命令
は該分岐命令と同時に実行不可能であることを表すタグ
情報を生成するように構成できる。

【００３２】

【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照しながら説明する。なお、このデータ処理装置
で使用される命令は３オペランド形式を有し、各オペラ
ンドとしてレジスタが使用されるものとする。従って、
このデータ処理装置で使用される命令は、一部の例外を
除き、第１オペランドと第２オペランドとを演算し、結
果を第３オペランドに格納するものとする。

【００３３】図１は本発明の実施の形態に係るデータ処
理装置の構成を示すブロック図である。このデータ処理
装置は、プログラムカウンタ（ＰＣ）１０、命令メモリ
１１、命令バッファ１２、アドレスラッチ１３、第１タ
グラッチ１４、キャッシュメモリ１５、ハザード検出器
１６、第１セレクタ１７、第２セレクタ１８、コンパレ
ータ１９、命令レジスタ２０、第２タグラッチ２１及び
第１実行ユニット２２ ₁〜第４実行ユニット２２₄から構
成されている。

【００３４】プログラムカウンタ１０は、命令メモリ１
１に格納されているプログラムに含まれる命令の実行順
序を制御するために使用される。このプログラムカウン
タ１０は、命令メモリ１１に格納されている命令を指定
するための命令アドレスを保持し、その内容はプログラ
ムの進行に伴って「＋４」ずつインクリメントされる。
このプログラムカウンタ１０に保持されている命令アド
レスは、命令メモリ１１及びアドレスラッチ１３に供給
される。

【００３５】命令メモリ１１は、プログラムを構成する
複数の命令を記憶する。プログラムカウンタ１０から命
令メモリ１１に命令アドレスが供給された時に後述する
ヒット信号がミスヒットを示していれば、この命令メモ
リ１１の上記命令アドレスで指定される位置からから１
６バイトの領域の内容が同時に読み出される。従って、
この命令メモリ１１からは、４個の命令、「命令３、命
令２、命令１及び命令０」が同時に読み出される。ここ
で、命令３、命令２、命令１及び命令０は、プログラム
上では、「命令０→命令１→命令２→命令３」の順番で
実行されるべきものとする。この命令メモリ１１から読
み出された命令群は命令バッファ１２に供給される。

【００３６】命令バッファ１２は、命令メモリ１１から
読み出された命令群を一時記憶する。この命令バッファ
１２の内容は、キャッシュメモリ１５、ハザード検出器
１６及び第１セレクタ１７の入力端子Ａに供給される。

【００３７】アドレスラッチ１３は、プログラムカウン
タ１０からの命令アドレス（ＡＤＲ）をラッチする。こ
のアドレスラッチ１３の内容はキャッシュメモリ１５及
びコンパレータ１９に供給される。

【００３８】第１タグラッチ１４は、ハザード検出器１
６からのタグ情報をラッチする。この第１タグラッチ１
４の内容は、キャッシュメモリ１５に供給される。

【００３９】キャッシュメモリ１５は、命令バッファ１
２からの命令群、第１タグラッチ１４からのタグ情報
（ＴＡＧ）及びアドレスラッチ１３からの命令アドレス
（ＡＤＲ）との組合せを複数記憶する。このキャッシュ
メモリ１５から読み出された命令群は第１セレクタ１７
の入力端子Ｂに、タグ情報（ＴＡＧ）は第２セレクタ１
８の入力端子Ｂに、命令アドレス（ＡＤＲ）はコンパレ
ータ１９に、それぞれ供給される。

【００４０】コンパレータ１９は、アドレスラッチ１３
からの命令アドレス（ＡＤＲ）と、キャッシュメモリ１
５からの命令アドレス（ＡＤＲ）とを比較し、比較結果
を表すヒット信号を出力する。このヒット信号が「１」
の場合は、上記両命令アドレスが一致した、即ちキャッ
シュメモリ１５にヒットしたことを表す。一方、ヒット
信号が「０」の場合は、上記両命令アドレスが一致しな
い、即ちキャッシュメモリ１５にミスヒットしたことを
表す。このコンパレータ１９からのヒット信号は、第１
セレクタ１７及び第２セレクタ１８の各選択端子Ｓに供
給される。

【００４１】第１セレクタ１７は、コンパレータ１９か
らのヒット信号が「０」の時は入力端子Ａに入力される
信号を選択し、「１」の時は入力端子Ｂに入力される信
号を選択する。従って、第１セレクタ１７は、キャッシ
ュメモリ１５にヒットした時はキャッシュメモリ１５か
らの命令群を出力し、ミスヒットした時は命令バッファ
１２からの命令群を出力する。この第１セレクタ１７か
ら出力される命令群は、命令レジスタ２０に供給され
る。

【００４２】第２セレクタ１８は、コンパレータ１９か
らのヒット信号が「０」の時は入力端子Ａに入力される
信号を選択し、「１」の時は入力端子Ｂに入力される信
号を選択する。従って、第２セレクタ１８は、キャッシ
ュメモリ１５にヒットした時はキャッシュメモリ１５か
らのタグ情報（ＴＡＧ）を出力し、ミスヒットした時は
ハザード検出器１６からのタグ情報を出力する。この第
２セレクタ１８から出力されるタグ情報は、第２タグラ
ッチ２１に供給される。

【００４３】ハザード検出器１６は、ヒット信号がキャ
ッシュミスヒットを示していれば、命令バッファ１２か
ら供給される命令群を解析し、該命令群の中の実行可能
な命令を検出する。この検出結果は、タグ情報として第
１タグラッチ１４及び第２タグラッチ２１に供給され
る。ここで、タグ情報は、命令レジスタ２０に記憶され
ている命令３〜命令０のそれぞれに対応する４ビットの
データで構成されており、命令３〜命令０の中の実行可
能な命令が「０」で表される。例えば、命令０と命令２
とが同時に実行できる場合は、タグ情報は「１０１０」
となる。このハザード検出器１６からのタグ情報は第２
タグラッチ２１に供給される。このハザード検出器１６
については、後に更に詳述する。

【００４４】命令レジスタ２０は、第１セレクタ１７か
らの命令群を一時記憶する。この命令レジスタ２０にセ
ットされた命令３〜命令０のそれぞれが、第１実行ユニ
ット２２₁〜第４実行ユニット２２₄のそれぞれに供給さ
れるかどうかは、第２タグラッチ２１からのタグ情報に
従って制御される。この場合、第２タグラッチ２１に格
納されているタグ情報の「１」に対応する命令が実行ユ
ニットに供給される。上記の例では、命令０は第１実行
ユニット２２₁に供給され、命令１は第２実行ユニット
２２₂に供給されず、命令２は第３実行ユニット２２₃に
供給され、命令３は第４実行ユニット２２₄に供給され
ない。その結果、命令０と命令２とが同時に実行される
ことになる。

【００４５】第１実行ユニット２２₁〜第４実行ユニッ
ト２２₄のそれぞれは、命令レジスタ２０からの命令を
デコードし、デコード結果に従った処理を実行する。以
上、本発明の実施の形態に係るデータ処理装置の構成を
機能的に説明したが、このデータ処理装置にはパイプラ
イン制御方式が採用されているので、実際には、命令フ
ェッチ、ハザード検出、命令デコード、命令実行等がオ
ーバーラップして実行される。これらについては後に説
明する。

【００４６】次に、ハザード検出器１６の詳細を、図２
及び図３を参照しながら説明する。ハザード検出器１６
は制御信号生成部及びタグ生成部から構成されており、
それぞれ、図２及び図３に示されている。

【００４７】制御信号生成部は、命令バッファ１２に格
納されている４つの命令のそれぞれに対応して設けられ
ており、各制御信号生成部は同一の構成である。従っ
て、以下では、図面の煩雑さを避けるために、１つの命
令に対応する制御信号生成部のみを図２を参照しながら
説明する。この制御信号生成部は、デコード回路３０、
セレクタ３１、セレクタ３２及びセレクタ３３から構成
されている。

【００４８】デコード回路３０は、命令バッファ１２に
セットされている命令のオペレーションコード部（ＯＰ
コード）をデコードし、分岐命令であることを表す分岐
信号ＢＲ及びレジスタ命令であることを表すレジスタ信
号ＲＧを生成する。分岐信号は、図３に示すタグ生成部
に供給される。また、レジスタ信号ＲＧは、セレクタ３
１、３２及び３３の各選択端子Ｓに供給される。

【００４９】セレクタ３１は、デコード回路３０からの
レジスタ信号ＲＧに応じて、ゼロ又は命令バッファ１２
にセットされている命令のソースレジスタ指定部（Ｓ−
ｒｅｇ）の値を選択し、ソースレジスタアドレスＳＲと
して出力する。このソースレジスタアドレスＳＲは、図
３に示すタグ生成部に供給される。

【００５０】セレクタ３２は、デコード回路３０からの
レジスタ信号ＲＧに応じて、ゼロ又は命令バッファ１２
にセットされている命令のデスティネーションレジスタ
指定部（Ｄ−ｒｅｇ）の値を選択し、デスティネーショ
ンレジスタアドレスＤＲとして出力する。このデスティ
ネーションレジスタアドレスＤＲは、図３に示すタグ生
成部に供給される。

【００５１】セレクタ３３は、デコード回路３０からの
レジスタ信号ＲＧに応じて、ゼロ又は命令バッファ１２
にセットされている命令のライトバックレジスタ指定部
（Ｗ−ｒｅｇ）の値を選択し、ライトバックレジスタア
ドレスＷＢとして出力する。このライトバックレジスタ
アドレスＷＢは、図３に示すタグ生成部に供給される。

【００５２】次に、ハザード検出器１６のタグ生成部を
説明する。このタグ生成部は、命令の実行順序が前後し
てはならないストロングオーダリング方式の並列処理
と、命令の実行順序が前後してもよいウイークオーダリ
ング方式の並列処理とで異なる。

【００５３】先ず、ストロングオーダリング方式の並列
処理で使用されるハザード検出器１６のタグ生成部を、
図３を参照しながら説明する。このタグ生成部は、コン
パレータ４０、４１、４５、４６、４７、４８、５３、
５４、５５、５６、５７及び５８、ゲート回路４３、４
４、５０、５１及び５２、並びにＯＲゲート４２、４
９、５９及び６０が図３に示すように接続されて構成さ
れている。

【００５４】このタグ生成部は、命令３〜命令０のそれ
ぞれ対応する制御信号生成部から供給される分岐信号Ｂ
Ｒ、ソースレジスタアドレスＳＲ、デスティネーション
レジスタアドレスＤＲ及びライトバックレジスタアドレ
スＷＢに基づいてタグ信号ＴＧ０〜ＴＧ３を生成する。

【００５５】ここで、タグ信号ＴＧ０は、命令０を第１
実行ユニット２２₁に供給するかどうかを制御するため
に使用される。タグ信号ＴＧ１は、命令１を第２実行ユ
ニット２２₂に供給するかどうかを制御するために使用
される。タグ信号ＴＧ２は、命令２を第３実行ユニット
２２₃に供給するかどうかを制御するために使用され
る。タグ信号ＴＧ３は、命令３を第４実行ユニット２２
₄に供給するかどうかを制御するために使用される。

【００５６】このタグ生成部は、タグ信号ＴＧ１〜ＴＧ
３を、以下の規則に則って生成する。即ち、当該命令の
ソースレジスタアドレスＳＲ又はデスティネーションレ
ジスタアドレスＤＲが当該命令より先に実行されるべき
命令のライトバックレジスタアドレスＷＢと一致する場
合、又は当該命令より先に実行されるべき分岐命令が存
在する場合は、当該命令の実行を抑止する。

【００５７】具体的には、次のような信号処理が行われ
る。即ち、ストロングオーダリング方式の場合、命令ｎ
は直前の命令（ｎ−１）が実行されなければ実行されな
いので、命令ｎと命令（ｎ−２）とのハザード関係を調
べる必要がない。従って、命令（ｎ−２）のライトバッ
クレジスタアドレスＷＢは、命令（ｎ−１）が実行され
た場合にのみ、ゲート回路４３、５０及び５１を介し
て、命令ｎ側に供給される。また、分岐命令が実行され
ると、該分岐命令以降の命令は実行されないので、命令
ｎで分岐信号ＢＲが生成された場合は、該分岐信号ＢＲ
は、ゲート回路４４及び５２並びにＯＲゲート６０を介
して、命令（ｎ＋１）以降の命令に伝達される。

【００５８】更に詳細に説明すると、タグ生成部は、タ
グ信号ＴＧ０として常に「０」を出力する。このこと
は、命令０は常に第１実行ユニット２２₁に供給されて
実行されることを意味する。

【００５９】また、タグ信号ＴＧ１は以下のようにして
生成される。即ち、コンパレータ４０は、命令０のライ
トバックレジスタアドレスＷＢと命令１のデスティネー
ションレジスタアドレスＤＲとを比較し、これらが一致
すれば「１」をＯＲゲート４２に供給する。コンパレー
タ４１は、命令０のライトバックレジスタアドレスＷＢ
と命令１のソースレジスタアドレスＳＲとを比較し、こ
れらが一致すれば「１」をＯＲゲート４２に供給する。
また、このＯＲゲート４２には命令０に対応する制御信
号生成部からの分岐信号ＢＲが入力されている。

【００６０】従って、ＯＲゲート４２は、命令１でソー
スとして使用されるレジスタが命令０でライトバックの
対象となっている場合、命令１でデスティネーションと
して使用されるレジスタが命令０でライトバックの対象
となっている場合、又は命令０が分岐命令である場合
に、タグ信号ＴＧ１として「１」を出力する。従って、
これらの場合は、命令１は第２実行ユニット２２₂に供
給されず、命令１の実行は抑止される。

【００６１】また、タグ信号ＴＧ２は以下のようにして
生成される。即ち、コンパレータ４５は、命令１のライ
トバックレジスタアドレスＷＢと命令２のデスティネー
ションレジスタアドレスＤＲとを比較し、これらが一致
すれば「１」をＯＲゲート４９に供給する。コンパレー
タ４６は、命令１のライトバックレジスタアドレスＷＢ
と命令２のソースレジスタアドレスＳＲとを比較し、こ
れらが一致すれば「１」をＯＲゲート４９に供給する。
コンパレータ４７は、タグ信号ＴＧ１が「０」であると
いう条件の下に命令０のライトバックレジスタアドレス
ＷＢと命令２のデスティネーションレジスタアドレスＤ
Ｒとを比較し、これらが一致すれば「１」をＯＲゲート
４９に供給する。コンパレータ４８は、タグ信号ＴＧ１
が「０」であるという条件の下に命令０のライトバック
レジスタアドレスＷＢと命令２のソースレジスタアドレ
スＳＲとを比較し、これらが一致すれば「１」をＯＲゲ
ート４９に供給する。また、このＯＲゲート４９には、
命令１に対応する制御信号生成部からの分岐信号ＢＲが
入力されている。更に、このＯＲゲート４９には、タグ
信号ＴＧ１が「０」であるという条件の下に命令０に対
応する制御信号生成部からの分岐信号ＢＲが入力されて
いる。

【００６２】従って、ＯＲゲート４９は、命令２でソー
スとして使用されるレジスタが命令１でライトバックの
対象となっている場合、命令２でデスティネーションと
して使用されるレジスタが命令１でライトバックの対象
となっている場合、命令１の実行が抑止されておらず且
つ命令２でソースとして使用されるレジスタが命令０で
ライトバックの対象となっている場合、命令１の実行が
抑止されておらず且つ命令２でデスティネーションとし
て使用されるレジスタが命令１でライトバックの対象と
なっている場合、命令１が分岐命令である場合及び命令
１の実行が抑止されておらず且つ命令０が分岐命令であ
る場合に、タグ信号ＴＧ２として「１」を出力する。こ
れらの場合は、命令２は第３実行ユニット２２₃に供給
されないので、命令２の実行は抑止される。

【００６３】更に、タグ信号ＴＧ３は、詳細な説明は省
略するが、上述したと同様の規則に従って生成される。
以上のようにして生成されたタグ信号ＴＧ０〜ＴＧ３
は、第１タグラッチ１４及び第２タグラッチ２１に供給
される。

【００６４】なお、図３に示したハザード検出回路で
は、ゲート回路４４及びゲート回路５２はそれぞれ
「０」しか出力しない。従って、ゲート回路４４、ゲー
ト回路５２及びＯＲゲート６０は本来不要な回路であ
り、最終的な論理合成後は消滅する回路であるが、人間
が設計する段階での論理思考を助けるために挿入されて
いる。例えば、タグ信号ＴＧ１が「１」であっても、命
令２が命令１と同時に実行できる場合は、タグ信号ＴＧ
２は「０」にしなければならない。従って、タグ信号Ｔ
Ｇ１が「１」の場合、命令０の分岐信号ＢＲ及びライト
バックレジスタアドレスＷＢをタグ信号ＴＧ２に反映し
ないようにマスクする必要があるため、ライトバックレ
ジスタアドレスＷＢはゲート回路４３でマスクし、分岐
信号ＢＲはゲート回路４４でマスクするようになってい
る。同様の理由で、タグ信号ＴＧ２が「１」の場合、命
令１及び命令０のライトバックレジスタアドレスＷＢは
ゲート回路５０及び５１でマスクし、命令１及び命令０
の分岐信号ＢＲはゲート回路５２とＯＲ回路６０とでマ
スクするようになっている。このように、最近の設計手
法では、最終的には冗長な回路となるものであっても、
設計過程で論理的に必要な回路であれば、該回路を組み
込んでおくことにより、設計ミスの軽減を図っている。

【００６５】次に、ウイークオーダリング方式の並列処
理で使用されるハザード検出器１６のタグ生成部を、図
４を参照しながら説明する。このタグ生成部は、図３に
示した構成から、ゲート回路４３、５０及び５１が除去
されている。

【００６６】従って、命令ｎが実行可能であるかどうか
の判断は、直前の命令（ｎ−１）が実行されるかどうと
は無関係に行われる。換言すれば、命令ｎが実行可能で
あるかどうかの判断は、命令ｎに先行する全ての命令
（ｎ−１）、命令（ｎ−２）、・・・に基づいて行われ
る。従って、このタグ生成部では、命令１の実行は抑止
されるが、命令０、命令２及び命令３が同時に実行され
るという状態が発生し得る。なお、分岐命令の取り扱い
は、上述したストロングオーダリング方式の場合と同じ
である。

【００６７】次に、上記のように構成される本発明の実
施の形態に係るデータ処理装置の動作を説明する。

【００６８】先ず、キャッシュメモリ１５が空の状態
で、プログラムカウンタ１０からの命令アドレスがアド
レスラッチ１３にラッチされると、このアドレスラッチ
１３からの命令アドレス（ＡＤＲ）とキャッシュメモリ
１５からの命令アドレス（ＡＤＲ）とがコンパレータ１
９で比較され、ヒット信号が生成される。なお、説明を
簡単にするために図１では、単なるコンパレータ１９の
図記号が記載されているが、実際のデータ処理装置で
は、コンパレータ１９は、アドレスラッチ１３にセット
されている命令アドレス（ＡＤＲ）とキャッシュメモリ
１５内に存在する全ての命令アドレス（ＡＤＲ）とを比
較し、一致するものが存在するかどうかを調べるように
構成されている。ここで、キャッシュメモリ１５は空で
あるので、コンパレータ１９はキャッシュミスヒットを
示すヒット信号を出力する。

【００６９】一方、プログラムカウンタ１０から出力さ
れた命令アドレスが命令メモリ１１に供給されると、コ
ンパレータ１９からのヒット信号がキャッシュミスヒッ
トを示していることから、命令メモリ１１から命令群
（４個の命令３〜命令０）がフェッチされ、命令バッフ
ァ１２にセットされる。同時に、プログラムカウンタ１
０の内容は、次の命令フェッチに備えるために、「＋
４」される。

【００７０】命令メモリ１１からフェッチされた命令群
が命令バッファ１２にセットされると、ハザード検出器
１６は、命令バッファ１２から出力される命令３〜命令
０を解析することにより実行可能な命令を検出し、この
検出結果に応じたタグ情報を生成する。このハザード検
出器１６で生成されたタグ情報は、第１タグラッチ１４
及びセレクタ１８の入力端子Ａに供給される。ここで、
コンパレータ１９からのヒット信号はキャッシュミスヒ
ットを示しているので、第２セレクタ１８は入力端子Ａ
側が選択されている。従って、上記ハザード検出器１６
から第２セレクタ１８の入力端子Ａに供給されたタグ情
報は、該第２セレクタ１８を通過して第２タグラッチ２
１にラッチされる。

【００７１】次いで、命令バッファ１２に格納されてい
る命令群、第１タグラッチ（ＴＡＧ）に格納されている
タグ情報及びアドレスラッチ１３にセットされている命
令アドレス（ＡＤＲ）の組合せがキャッシュメモリ１５
に格納される。また、ヒット信号が「０」であることに
より第１セレクタ１７の入力端子Ａが選択されるので、
命令バッファ１２の内容が命令レジスタ２０に供給され
る。

【００７２】これにより、上述したように、命令レジス
タ２０にセットされた命令３〜命令０のそれぞれが、第
２タグラッチ２１からのタグ情報に従って、第１実行ユ
ニット２２₁〜第４実行ユニット２２₄のそれぞれに供給
されるかどうかが制御され、実行ユニットに供給された
命令が同時に実行される。

【００７３】このようにしてプログラムが進行し、プロ
グラムカウンタ１０が再度上記命令３〜命令０を指定す
る命令アドレスになると、アドレスラッチ１３にラッチ
されている命令アドレス（ＡＤＲ）と同一の命令アドレ
ス（ＡＤＲ）がキャッシュメモリ１５内に存在するの
で、コンパレータ１９はヒット信号として「１」を出力
する。これにより、命令メモリ１１からの命令フェッチ
及びハザード検出器１６におけるタグ生成動作が抑止さ
れる。

【００７４】また、ヒット信号が「１」であることによ
り、第１セレクタ１７及び第２セレクタ１８は、それぞ
れ入力端子Ｂに入力されている信号を選択する。従っ
て、キャッシュメモリ１５から読み出された命令群が命
令レジスタ２０にセットされ、キャッシュメモリ１５か
ら読み出されたタグ情報（ＴＡＧ）が第２タグラッチ２
１にセットされる。そして、上述したように、命令レジ
スタ２０にセットされた命令３〜命令０のそれぞれが、
第２タグラッチ２１からのタグ情報に従って、第１実行
ユニット２２₁〜第４実行ユニット２２₄のそれぞれに供
給されるかどうかが制御され、実行ユニットに供給され
た命令が同時に実行される。

【００７５】このように、キャッシュヒット時は、ハザ
ード検出器１６によるタグ生成動作は行われず、キャッ
シュメモリ１５から読み出されたタグ情報を用いて複数
の命令を同時に実行するかどうかが制御されるので、ハ
ザード検出に必要な時間を省くことができる。

【００７６】以上の動作を、パイプライン制御方式で行
う場合のステージ構成を図５に示す。この実施の形態に
係るデータ処理装置では、分岐命令であるか通常の命令
（分岐命令以外の命令）であるかに拘わらず、命令フェ
ッチ（ＩＦ）、命令デコード（ＩＤ）、命令実行（Ｅ
Ｘ）、データ転送（ＤＦ）及び書込（ＷＢ）といったス
テージの全部が実行されることにより、１つの命令の実
行が完了する。図７（Ａ）と比較すれば明らかなよう
に、この実施の形態に係るデータ処理装置では、従来の
データ処理装置におけるハザード検出１（Ｄ１）及びハ
ザード検出２（Ｄ２）の各ステージが省略され、５ステ
ージでパイプラインが形成されている。このようにパイ
プラインの段数が少なくなることにより、ハードウェア
の量を少なくできる。

【００７７】また、分岐命令の場合は、命令デコード
（ＩＤ）のステージで分岐命令であることが判断される
と、次の命令のステージのオーバーラップ進行が中止さ
れ、１クロック遅れて、命令フェッチ（ＩＦ）のステー
ジからステージの進行が再開される。従って、図５に示
した例では、分岐命令が実行される場合は１クロック分
だけ余分に時間がかかることになる。図７（Ｂ）と比較
すれば明らかなように、この実施の形態に係るデータ処
理装置では、従来のデータ処理装置に比べて、２クロッ
ク分だけ処理が速くなる。

【００７８】以上説明したように、本発明の実施の形態
に係るデータ処理装置によれば、ハザード検出はキャッ
シュメモリにミスヒットした場合にのみ実行され、キャ
ッシュメモリにヒットした場合はハザード検出は行われ
ない。その結果、パイプラインの段数を少なくすること
ができ、ハードウェアの量を少なくできる。また、分岐
命令の実行には、通常の命令の実行より１クロック余分
に必要なだけである（従来は３クロック余分に必要）の
で、分岐命令の高速化を図ることができる。

【００７９】なお、上述した実施の形態では、命令メモ
リからフェッチする命令の数及び実行ユニットの数を何
れも「４」としたが、「４」に限定されず任意の数とす
ることができる。また、実行ユニットの数は、命令メモ
リからフェッチする命令の数と同じである必要はなく、
同時に実行される命令数の出現頻度に応じて決定でき
る。例えば、３個の命令が同時に実行される頻度が最も
高ければ、３個の実行ユニットの数を有する構成とする
ことができる。更に、上述した実施の形態では、各実行
ユニットは同じ機能を有するものとしたが、例えば、固
定小数点演算ユニットと浮動小数点演算ユニットといっ
た異なる機能を有する実行ユニットをそれぞれ任意の数
だけ備えることができる。つまり、実行ユニットの数
は、データ処理装置の機能、使用される命令の種類、要
求される性能、コスト等を勘案して適宜決定できる。

【００８０】

【発明の効果】以上詳述したように、本発明によれば、
少ないハードウェアであるにも拘わらず、分岐命令を含
むあらゆる命令を高速に処理できるデータ処理装置及び
データ処理方法を提供できる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るデータ処理装置の構
成を示すブロック図である。

【図２】図１におけるハザード検出器の一部である制御
信号生成部の構成を示すブロック図である。

【図３】図１におけるハザード検出器の他の一部である
タグ生成部の構成を示すブロック図である。

【図４】図１におけるハザード検出器の他の一部である
タグ生成部の他の構成を示すブロック図である。

【図５】本発明の実施の形態に係るデータ処理装置の動
作を説明するための図である。

【図６】従来のデータ処理装置の構成を示すブロック図
である。

【図７】従来のデータ処理装置の動作を説明するための
図である。

【符号の説明】

１０プログラムカウンタ１１命令メモリ１２命令バッファ１３アドレスラッチ１４第１タグラッチ１５キャッシュメモリ１６ハザード検出器１７第１セレクタ１８第２セレクタ１９コンパレータ２０命令レジスタ２１第２タグラッチ２２₁〜２２₄ 実行ユニット

Claims

【特許請求の範囲】

【請求項１】命令を記憶する命令メモリと、該命令メモリからフェッチされた複数の命令のそれぞれ
の実行可否を検出し、該検出結果をタグ情報として出力
するハザード検出器と、該ハザード検出器から出力された前記タグ情報と前記複
数の命令とを対応付けて記憶するキャッシュメモリと、少なくとも該キャッシュメモリからフェッチされた前記
複数の命令のそれぞれを、該複数の命令に対応する前記
タグ情報に従って同時に実行する複数の実行ユニット、
とを備えたデータ処理装置。
【請求項２】前記ハザード検出器は、前記命令メモリか
らフェッチされた複数の命令の中の第２命令が該第２命
令より先に実行されるべき第１命令の実行結果を使用す
る場合に、前記第２命令は前記第１命令と同時に実行不
可能あることを表すタグ情報を出力する請求項１に記載
のデータ処理装置。
【請求項３】前記ハザード検出器は、前記第２命令で読
出対象として指定されるレジスタが前記第１命令で書込
対象として指定されるレジスタと同じである場合に、前
記第２命令は前記第１命令と同時に実行不可能であるこ
とを表すタグ情報を出力する請求項１に記載のデータ処
理装置。
【請求項４】前記ハザード検出器は、前記命令メモリか
らフェッチされた複数の命令に分岐命令が含まれている
場合に、該分岐命令より後に実行されるべき命令は該分
岐命令と同時に実行不可能であることを表すタグ情報を
生成する請求項１乃至４の何れか１項に記載のデータ処
理装置。
【請求項５】命令メモリ又はキャッシュメモリからフェ
ッチされた複数の命令を同時に実行するデータ処理方法
であって、前記命令メモリからフェッチされた複数の命令のそれぞ
れの実行可否を検出し、該検出結果をタグ情報として出
力する第１ステップと、該出力された前記タグ情報と前記複数の命令とを対応付
けて前記キャッシュメモリに記憶する第２ステップと、該キャッシュメモリからフェッチされた前記複数の命令
のそれぞれを、該複数の命令に対応する前記タグ情報に
従って同時に実行する第３ステップ、とを備えたデータ
処理方法。
【請求項６】命令メモリ又はキャッシュメモリからフェ
ッチされた複数の命令を同時に実行するデータ処理方法
であって、前記命令メモリ又は前記キャッシュメモリから命令をフ
ェッチする際に前記キャッシュメモリにミスヒットした
時は、前記命令メモリからフェッチされた複数の命令の
それぞれの実行可否を検出し、該検出結果をタグ情報と
して出力する第１ステップと、該第１ステップで出力された前記タグ情報と前記複数の
命令とを対応付けて前記キャッシュメモリに記憶すると
共に、前記命令メモリからフェッチされた前記複数の命
令のそれぞれを、前記第１ステップで出力された前記タ
グ情報に従って同時に実行する第２ステップと、前記命令メモリ又は前記キャッシュメモリから命令をフ
ェッチする際に前記キャッシュメモリにヒットした時
は、該キャッシュメモリからフェッチされた前記複数の
命令のそれぞれを、該複数の命令に対応する前記タグ情
報に従って同時に実行する第３ステップ、とを備えたデ
ータ処理方法。
【請求項７】前記第１ステップでは、前記命令メモリか
らフェッチされた複数の命令の中の第２命令が該第２命
令より先に実行されるべき第１命令の実行結果を使用す
る場合に、前記第２命令は前記第１命令と同時に実行不
可能あることを表すタグ情報が出力される請求項５又は
６に記載のデータ処理方法。
【請求項８】前記第１ステップでは、前記第２命令で読
出対象として指定されるレジスタが前記第１命令で書込
対象として指定されるレジスタと同じである場合に、前
記第２命令は前記第１命令と同時に実行不可能であるこ
とを表すタグ情報が出力される請求項５又は６に記載の
データ処理方法。
【請求項９】前記第１ステップでは、前記命令メモリか
らフェッチされた複数の命令に分岐命令が含まれている
場合に、該分岐命令より後に実行されるべき命令は該分
岐命令と同時に実行不可能であることを表すタグ情報が
生成される請求項５乃至８の何れか１項に記載のデータ
処理方法。