JP3475861B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理装置に
関し、特に命令パイプラインにおいてバイパス動作を行
うデータ処理装置に関する。

【０００２】

【従来の技術】データ処理装置の高速化に伴い、必要な
処理を複数のステージに分割して各ステージ間の処理を
順次並列に行うパイプライン処理が利用されている。特
に、プロセッサが命令をフェッチしてから演算器等に命
令を発行するまでの処理に適用されるパイプラインを、
命令パイプラインという。パイプライン処理では、各ス
テージをより細分化していくことにより、動作周波数を
向上することができ、また並列に処理される命令が増加
して、性能向上を図ることができる。

【０００３】その一方で、ステージを細分化してステー
ジの数を増加させていくと、パイプラインの分割損が生
じるという問題がある。実際にはすぐにレジスタからオ
ペランドを読み出せるにもかかわらず、細分化された命
令パイプラインでは幾多ものステージを経てからでない
とオペランドを読み出せず、結果として処理が遅くなる
場合が生じ得る。近年、ソフトウェア上の順序通りでな
く実行可能な命令から実行していくアウトオブオーダ
（out-of-order）実行が採用されることが多くなってい
るが、このアウトオブオーダ実行を実現するためには命
令発行可否のチェック等が必要となり、命令パイプライ
ンの多段化に拍車をかけることになる。

【０００４】従来の命令パイプラインの構成としては、
例えば、特開平１０−２８３１７８号公報を参照でき
る。この特開平１０−２８３１７８号公報では、バイパ
ス機構により先行命令のターゲット・オペランドを後続
命令のソース・オペランドに転送することにより高速化
を図っている。

【０００５】

【発明が解決しようとする課題】上述の従来技術では、
命令パイプラインのステージ数が多段化するに従い、命
令がフェッチされてから発行されるまでに要する時間が
増加するという問題がある。また、特開平１０−２８３
１７８号公報のように異なる命令間でオペランドデータ
をバイパスするだけでは、命令フェッチから命令発行ま
でのオーバヘッドは解消することはできない。これは、
分岐予測失敗時の立ち上がり時間として処理性能に影響
を与える。

【０００６】本発明の目的は、ステージ数が多段化した
場合でも、オペランド読出し可能な命令を速やかに実行
する命令パイプラインを提供することにある。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に本発明のデータ処理装置は、命令をフェッチして実行
するための命令パイプラインにおいて、命令間のオペラ
ンド依存関係をチェックする手順をバイパスして、レジ
スタからオペランドデータを読み出して、前記レジスタ
から読み出したオペランドデータが有効なものであれば
そのまま命令の実行を継続し、有効なものでなければ当
該命令の実行を取り消す。

【０００８】本発明の他のデータ処理装置は、命令をフ
ェッチするフェッチ手段と、このフェッチ手段によりフ
ェッチされた相異なる命令間のオペランド依存関係をチ
ェックするオペランド依存関係チェック回路と、このオ
ペランド依存関係チェック回路をバイパスして命令を移
行させるバイパス経路と、前記オペランド依存関係チェ
ック回路及び前記バイパス経路の何れかからの命令につ
いてオペランドデータの読出しを行うオペランド読出し
手段と、このオペランド読出し手段におけるオペランド
読出しと並行して当該オペランドデータが有効か否かを
判断し、有効であると判断した場合にはそのまま命令の
実行を継続し、有効なものでないと判断した場合には当
該命令の実行を取り消す取消回路とを含む。

【０００９】本発明の他のデータ処理装置は、オペラン
ドデータを格納するレジスタと、このレジスタに格納す
べきオペランドデータが前記レジスタに格納される前に
そのオペランドデータを保持するリネーミングバッファ
と、このリネーミングバッファに保持されるべきオペラ
ンドデータに対応した情報を保持するリオーダバッファ
とをさらに含み、前記オペランド読出し手段は、前記レ
ジスタ及び前記リネーミングバッファからオペランド読
出しを行う。

【００１０】本発明の他のデータ処理装置において、前
記オペランド読出し手段は、前記バイパス経路を経た命
令については前記レジスタからオペランドデータを読み
出し、前記取消回路は、前記レジスタから読み出された
オペランドデータが有効であると判断した場合にはその
まま命令の実行を継続し、有効なものでないと判断した
場合には当該命令の実行を取り消す。

【００１１】本発明の他のデータ処理装置において、前
記リオーダバッファは、前記レジスタにおける同一位置
に対して複数の命令が書込みを行う場合に、何れの命令
が最新のデータを書き込むかの制御情報を保持し、前記
オペランド依存関係チェック回路は、前記制御情報に基
づいて最新のデータに係る命令以外の命令はチェック対
象としない。

【００１２】本発明の他のデータ処理装置において、前
記オペランド依存関係チェック回路は、命令間のオペラ
ンドの一致を検出するオペランド比較回路と、このオペ
ランド比較回路による結果から前記リネーミングバッフ
ァにおける保持アドレスを生成するリードアドレス生成
回路と、このリードアドレス生成回路により生成された
アドレスに従いオペランドが読出し可能であるか否かを
判断して、全てのオペランドが読出し可能になった命令
を選択する命令追越バッファとを含む。

【００１３】本発明の他のデータ処理装置において、前
記リードアドレス生成回路は、さらに前記レジスタに有
効なオペランドデータが保持されているか否かを示すレ
ジスタ有効信号を生成し、前記取消回路は、前記バイパ
ス経路を経た命令についてオペランドデータが有効でな
い旨を前記レジスタ有効信号が示している場合には当該
命令の実行を取り消す。

【００１４】本発明の他のデータ処理装置において、前
記命令追越バッファ及び前記バイパス経路の何れかから
の命令を選択して前記オペランド読出し手段に出力する
選択器をさらに含み、前記選択器は、前記命令追越バッ
ファの少なくとも一つのエントリに命令が保持されてい
れば前記命令追越バッファからの命令を選択し、保持さ
れていなければ前記バイパス経路からの命令を選択す
る。

【００１５】本発明の命令パイプラインの制御方法は、
命令をフェッチし、このフェッチされた相異なる命令間
のオペランド依存関係をチェックし、このオペランド依
存関係チェック回路をバイパスしてオペランドデータの
読出しを行い、このオペランド読出しと並行して当該オ
ペランドデータが有効か否かを判断して、有効であると
判断した場合にはそのまま命令の実行を継続し、有効な
ものでないと判断した場合には当該命令の実行を取り消
す。

【００１６】本発明の他の命令パイプラインの制御方法
において、前記オペランドデータが有効か否かの判断に
おいて、有効なものでないと判断した場合には、当該命
令の実行を取り消した後、前記オペランド依存関係チェ
ック回路によるチェック結果に従い有効なオペランドデ
ータを読み出す。

【００１７】

【発明の実施の形態】次に本発明のデータ処理装置の実
施の形態について図面を参照して詳細に説明する。

【００１８】図１を参照すると、本発明の実施の形態で
は、命令フェッチから命令実行までの間を、フェッチス
テージ、デコードステージ、アドレス生成ステージ、発
行チェックステージ、オペランドリードステージ、実行
ステージに分けて、パイプライン方式で各命令を制御す
る。

【００１９】フェッチステージでは、キャッシュメモリ
１００から命令をフェッチして、そのフェッチした命令
をフェッチレジスタ２１０に保持する。キャッシュメモ
リ１００は、プロセッサ内部にあってもよく、外部にあ
ってもよい。また、命令及びデータを記憶するものでも
よく、命令専用に用意されたものでもよい。

【００２０】デコードステージでは、フェッチレジスタ
２１０に保持された命令をデコーダ２２０によって解読
（デコード）する。デコード済みの命令は、オペランド
の読み出しを行う命令であれば、オペランド比較回路２
３０において（後述のリオーダバッファ３３０内に保持
された）先行する命令との間のオペランドが比較され、
その結果が比較結果レジスタ３１０に保持される。ま
た、オペランド比較回路２３０を経た命令は、リオーダ
バッファ３３０に登録される。さらに、デコード済みの
命令は、バイパス経路２２１を通じて後述の発行チェッ
クステージ内の選択器４９０に入力される。

【００２１】アドレス生成ステージでは、比較結果レジ
スタ３１０に保持された比較結果をリードアドレス生成
回路３２０でエンコードすることにより、オペランドと
して必要なデータがリネーミングバッファ５４０の何れ
のエントリに格納されるかを決定し、その情報とともに
命令全体を命令追越バッファ４００に登録する。また、
リードアドレス生成回路３２０は、比較結果レジスタ３
１０に保持された全てのオペランドがリネーミングバッ
ファ５４０からレジスタ５５０に移行していることを検
出すると、レジスタ有効信号を信号線３０１に出力す
る。レジスタ有効信号が「有効」を示していれば、該当
するオペランドはレジスタ５５０に存在することが保証
される。

【００２２】発行チェックステージでは、命令追越バッ
ファ４００に保持された命令の中から、オペランドが読
み出し可能になって発行できる命令を選択する。命令追
越バッファ４００は、命令毎に対応した複数のエントリ
を有し、それぞれの命令のオペランドが格納されるリネ
ーミングバッファ５４０及びレジスタ５５０内の番号を
保持している。命令追越バッファ４００は、アドレス生
成ステージから受け取った命令を順番に登録するが、発
行可能な命令を選択するのは必ずしもその順番でなくて
もよい。オペランドが読み出し可能になった命令から発
行されていく。命令追越バッファ４００から発行可能と
して選択された命令は、バイパス経路２２１からの命令
とともに選択器４９０に入力され、何れか一方の命令が
発行レジスタ５１０及びオペランドレジスタ５３０に保
持される。発行レジスタ５１０は、その発行レジスタ５
１０に保持された情報が有効なものであることを示す有
効ビット５１２と、発行レジスタに保持された情報が命
令追越バッファ４００から入力されたものであることを
示すエントリ存在信号４８１を保持する選択ビット５１
１とを含む。なお、バイパス経路２２１によりバイパス
される、オペランド比較回路２３０、リードアドレス生
成回路３２０、及び、命令追越バッファ４００を総称し
てオペランド依存関係チェック回路という。

【００２３】オペランドリードステージでは、オペラン
ドレジスタ５３０に保持された情報に従い、リネーミン
グバッファ５４０及びレジスタ５５０からのオペランド
読出しが行われる。また、取消回路５２０は、発行レジ
スタ５１０に保持された命令のオペランドが有効か否か
を判断し、未だ有効でないと判断した場合には、実行レ
ジスタ６１０の有効ビットを無効にする。この実行レジ
スタ６１０の有効ビットが無効の状態では、実行ステー
ジでその命令の実行は行われない。

【００２４】図２を参照すると、リオーダバッファ３３
０とリネーミングバッファ５４０とは一対一の関係にあ
り、リネーミングバッファ５４０に記憶された（もしく
は、される）データに関する情報がリオーダバッファ３
３０に記憶される。リネーミングバッファ５４０からレ
ジスタ５５０にデータ書込みを行う際には、リオーダバ
ッファ３３０内のＸオペランドレジスタ番号が参照され
る。

【００２５】本実施の形態において、各命令は、書込先
レジスタ番号としてＸオペランドを有し、読出レジスタ
番号としてＹオペランド及びＺオペランドの２つのオペ
ランドを有するものとする。命令中にオペランドとして
指定されるのはレジスタ番号であるが、Ｘオペランドに
ついてはリオーダバッファ３３０に登録したそのエント
リ番号を書込みリオーダバッファ（ＷＲＢ）番号として
使用する。このＷＲＢ番号を認識しておけば、リオーダ
バッファ３３０内のＸレジスタ番号によってレジスタ５
５０に対するレジスタ番号がわかる。一方、Ｙオペラン
ド及びＺオペランドについては、オペランド比較回路２
３０及びリードアドレス生成回路３２０を経ることによ
り、読出しリネーミングバッファ（ＲＲＢ）番号が生成
される。このように、リオーダバッファ３３０及びリネ
ーミングバッファ５４０における番号とレジスタ５５０
における番号とを認識することにより、必要に応じてレ
ジスタ５５０及びリネーミングバッファ５４０の何れか
から必要なオペランドを読み出すことができる。

【００２６】リオーダバッファ３３０は複数のエントリ
を有し、各エントリはある命令のオペコード３３２、Ｘ
オペランド３３３、及び制御情報３３４を保持する。制
御情報３３４には、演算例外発生情報や、分岐命令に関
する情報の他、同一のレジスタをＸオペランドとしてい
る命令の内で最後のものはどの命令かを表す情報も含ま
れる。また、リオーダバッファ３３０の各エントリは、
そのエントリが有効か否かを表すバリッドビット３３１
を保持する。リオーダバッファ３３０には、各命令が順
番に登録され、また、先に登録されたものから順番に解
放される。リオーダバッファ３３０の登録タイミングは
デコードステージであり、レジスタ５５０への書込みが
行われた後に解放される。

【００２７】図３を参照すると、オペランド比較回路２
３０は、Ｙオペランド及びＺオペランドのそれぞれにつ
いて、リオーダバッファ３３０に登録されたＸオペラン
ド３３３の各々に対応して、比較器を有する。このと
き、Ｙオペランド及びＺオペランドのそれぞれについ
て、リオーダバッファ３３０の複数のエントリで一致が
検出された場合には、リオーダバッファ３３０の制御情
報３３４を使用して、最新のデータ以外については一致
をマスクして強制的に不一致にする。このようにして得
られた比較結果は、比較結果レジスタ３１０に保持され
る。この比較結果レジスタ３１０は、Ｙオペランド及び
Ｚオペランドのそれぞれについて、リオーダバッファ３
３０のエントリ数に相当するビット数を保持する。

【００２８】図４を参照すると、リードアドレス生成回
路３２０は、比較結果レジスタ３１０に保持されたＹオ
ペランド及びＺオペランドに関する比較結果をエンコー
ダ３２１及び３２３によってエンコードして、それぞれ
の結果をＹオペランドレジスタ番号及びＺオペランドレ
ジスタ番号として信号線３２６及び３２８に出力する。
また、比較結果レジスタ３１０に保持された比較結果
は、否定論理和（ＮＯＲ）回路３２２及び３２４によっ
てＹオペランド及びＺオペランドについてのレジスタ有
効信号として信号線３２７及び３２９に出力される。論
理積（ＡＮＤ）回路は、信号線３２７及び３２９がとも
に「レジスタ有効」を示しているか否かを当該命令につ
いてのレジスタ有効信号として信号線３０１に出力す
る。なお、信号線３２６から３２９は、命令追越バッフ
ァ４００に入力される。

【００２９】図５を参照すると、命令追越バッファ４０
０は複数のエントリを有し、各エントリは、ある命令が
未発行であるか否かを示す未発行情報４０２、オペコー
ド４０３、Ｘオペランドのリオーダバッファ番号４１１
の他、Ｙオペランド及びＺオペランドに関する情報を保
持する。Ｙオペランドに関する情報には、リネーミング
バッファに有効なデータが保持されているか否かを示す
データリネーミングバッファレディ情報４２１、リネー
ミングバッファ番号４２２、レジスタに有効なデータが
保持されているか否かを示すレジスタ有効情報４２３、
レジスタ番号４２４が含まれる。Ｚオペランドについて
も同様である。また、命令追越バッファ４００の各エン
トリは、そのエントリが有効か否かを表すバリッドビッ
ト４０１を保持する。

【００３０】Ｙオペランドのリネーミングバッファ番号
４２２及びレジスタ有効情報４２３は、それぞれ信号線
３２６及び３２７からの値が反映される。また、Ｚオペ
ランドのリネーミングバッファ番号４３２及びレジスタ
有効情報４３３は、それぞれ信号線３２８及び３２９か
らの値が反映される。未発行情報４０２は、取消回路５
２０の出力５２９が反映される。

【００３１】命令追越バッファ４００は、アドレス生成
ステージから受け取った命令を順番に登録し、オペラン
ドが読み出し可能になった命令から発行されていく。具
体的はハードウェア構成としては、登録順に命令を並べ
てゆき、途中の命令が先に発行されて抜けが生じた場合
にはその部分を前に詰めていくように構成することがで
きる。命令が発行されるまでは未発行情報４０２が「未
発行」を示しており、発行されると「発行」を示すよう
になる。

【００３２】命令追越バッファ４００は、保持している
命令のうちから必要なオペランドが読出し可能となった
命令を検出する機能を有し、該当する命令を選択器４９
０に出力する。選択器４９０は、命令追越バッファ４０
０からの命令及びバイパス経路２２１からの命令の何れ
かを選択する。選択条件としては、命令追越バッファ４
００に有効な命令が一つでも保持されていれば命令追越
バッファ４００側の命令を選択し、それ以外の場合はバ
イパス経路２２１側の命令を選択する。選択器４９０に
おける選択のための制御信号としては、命令追越バッフ
ァ４００の全バリッドビット４０１の論理和を論理和
（ＯＲ）回路４８０により生成したエントリ存在信号４
８１を使用する。

【００３３】図６を参照すると、取消回路５２０は、ア
ドレス生成ステージのリードアドレス生成回路３２０か
らのレジスタ有効信号３０１と、発行レジスタ５１０の
選択ビット５１１と、発行レジスタ５１０の有効ビット
５１２とを入力し、発行信号５２８と未発行信号５２９
とを出力する。論理和（ＯＲ）回路５２１は、レジスタ
有効信号３０１と発行レジスタ５１０の選択ビット５１
１との論理和を生成する。論理積（ＡＮＤ）回路５２２
は、論理和回路５２１の出力と発行レジスタ５１０の有
効ビット５１２との論理和を生成して、発行信号５２８
として出力する。また、この発行信号５２８の反転信号
をインバータ（ＮＯＴ）回路５２３により生成して、未
発行信号５２９として出力する。

【００３４】次に、本実施の形態における動作について
図面を参照して詳細に説明する。

【００３５】図１、図５、及び、図７を参照すると、バ
イパスを行わない通常の動作の場合は、以下のように命
令が処理される。時刻１でキャッシュメモリ１００から
フェッチされた命令はフェッチレジスタ２１０に保持さ
れる。時刻２でフェッチレジスタ２１０に保持された命
令がデコードされ、オペランドの比較結果が比較結果レ
ジスタ３１０に保持される。この時刻２において、エン
トリ存在信号４８１が「命令追越バッファ４００に少な
くとも１つの命令が存在する」旨を示していると想定し
ているので、発行レジスタ５１０には命令のバイパスが
行われない。

【００３６】その後、時刻３ではリードアドレスの生成
が行われ、命令追越バッファ４００に登録が行われる。
時刻４で命令追越バッファ４００から選択された命令
は、選択器４９０を介して発行レジスタ５１０に保持さ
れる。時刻５では取消回路５２０による取消しが行われ
ず、実行レジスタ６１０の有効ビットが「有効」なもの
としてセットされる。これにより、時刻６から命令の実
行が開始する。

【００３７】次に、図１、図５、及び、図８を参照する
と、バイパスが成功する場合は、以下のように命令が処
理される。時刻１でキャッシュメモリ１００からフェッ
チされた命令はフェッチレジスタ２１０に保持される。
時刻２でフェッチレジスタ２１０に保持された命令がデ
コードされ、オペランドの比較結果が比較結果レジスタ
３１０に保持される。この時刻２において、エントリ存
在信号４８１が「命令追越バッファ４００に命令が存在
しない」旨を示していると想定しているので、発行レジ
スタ５１０に命令のバイパスが行われ、発行レジスタ５
１０に命令が保持される。

【００３８】時刻３ではリードアドレスの生成が行われ
るとともに「レジスタの内容が有効である」旨を示すレ
ジスタ有効信号３０１が生成され、取消回路５２０に入
力される。取消回路５２０では取消しが行われず、実行
レジスタ６１０の有効ビットが有効なものとしてセット
される。これにより、時刻４から命令の実行が開始でき
る。

【００３９】次に、図１、図５、及び、図９を参照する
と、バイパスが失敗する場合は、以下のように命令が処
理される。時刻１でキャッシュメモリ１００からフェッ
チされた命令はフェッチレジスタ２１０に保持される。
時刻２でフェッチレジスタ２１０に保持された命令がデ
コードされ、オペランドの比較結果が比較結果レジスタ
３１０に保持される。この時刻２において、エントリ存
在信号４８１が「命令追越バッファ４００に命令が存在
しない」旨を示していると想定しているので、発行レジ
スタ５１０に命令のバイパスが行われ、発行レジスタ５
１０に命令が保持される。

【００４０】時刻３ではリードアドレスの生成が行われ
るとともに「レジスタの内容が有効でない」旨を示すレ
ジスタ有効信号３０１が生成され、取消回路５２０に入
力される。取消回路５２０では、レジスタ有効信号３０
１が「レジスタの内容が有効でない」旨を示しているた
め、発行信号５２８によって実行レジスタ６１０の有効
ビットが「無効」にセットされ、時刻４における実行は
取り消される。また、この実行取消しにより命令は発行
されなかったため、未発行信号５２９によって命令追越
バッファ４００の未発行情報４０２が「未発行状態」に
セットされる。

【００４１】時刻４では再び命令追越バッファ４００か
ら命令が選択され、選択器４９０を介して発行レジスタ
５１０に保持される。時刻５では今回は取消回路５２０
による取消しが行われず、実行レジスタ６１０の有効ビ
ットが「有効」なものとしてセットされる。これによ
り、バイパスを伴わない通常の動作と同様に、時刻６か
ら命令の実行が開始する。

【００４２】このように本実施の形態によれば、デコー
ドステージから発行チェックステージに命令をバイパス
して、オペランドリードステージにおいてレジスタ５５
０から読出しを行いながら取消回路５２０によってレジ
スタ５５０の内容の有効性をチェックすることによっ
て、レジスタ５５０の内容が有効であればバイパスが成
功したものとして処理を早めることができる。一方、レ
ジスタ５５０の内容が有効でない場合には、取消回路５
２０によって実行を取り消すことができ、通常のバイパ
スのないタイミングで処理を続行することができる。

【００４３】

【発明の効果】以上の説明で明らかなように、本発明に
よると、命令パイプラインにおいて、読出しオペランド
として指定されたレジスタの内容が有効なものであると
仮定して、オペランドの依存関係をチェックする手順を
バイパスすることにより、レジスタの内容が有効なもの
であった場合には命令発行までに要する時間を短縮する
ことができる。

【図面の簡単な説明】

【図１】本発明のデータ処理装置の実施の形態における
命令パイプライン構成を示すブロック図である。

【図２】本発明の実施の形態におけるリオーダバッファ
とリネーミングバッファの関係を示す図である。

【図３】本発明の実施の形態におけるオペランド比較回
路の構成を示す図である。

【図４】本発明の実施の形態におけるリードアドレス生
成回路の構成を示す図である。

【図５】本発明の実施の形態における命令追越バッファ
の構成を示す図である。

【図６】本発明の実施の形態における取消回路の構成を
示す図である。

【図７】本発明の実施の形態においてバイパスしない場
合の動作を表す図である。

【図８】本発明の実施の形態においてバイパス成功の場
合の動作を表す図である。

【図９】本発明の実施の形態においてバイパス失敗の場
合の動作を表す図である。

【符号の説明】

１００ キャッシュメモリ ２１０ フェッチレジスタ ２２０ デコーダ ２３０ オペランド比較回路 ３１０ 比較結果レジスタ ３２０ リードアドレス生成回路 ３３０ リオーダバッファ ４００ 命令追越バッファ ４９０ 選択器 ５１０ 発行レジスタ ５２０ 取消回路 ５３０ オペランドレジスタ ５４０ リネーミングバッファ ５５０ レジスタ ６１０ 実行レジスタ

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】命令をフェッチするフェッチ手段と、 このフェッチ手段によりフェッチされた相異なる命令間
   のオペランド依存関係をチェックするオペランド依存関
   係チェック回路と、 このオペランド依存関係チェック回路をバイパスして命
   令を移行させるバイパス経路と、 前記オペランド依存関係チェック回路及び前記バイパス
   経路の何れかからの命令についてオペランドデータの読
   出しを行うオペランド読出し手段と、 このオペランド読出し手段におけるオペランド読出しと
   並行して当該オペランドデータが有効か否かを判断し、
   有効であると判断した場合にはそのまま命令の実行を継
   続し、有効なものでないと判断した場合には当該命令の
   実行を取り消す取消回路とを含むことを特徴とするデー
   タ処理装置。
2. 【請求項２】オペランドデータを格納するレジスタと、
   このレジスタに格納すべきオペランドデータが前記レジ
   スタに格納される前にそのオペランドデータを保持する
   リネーミングバッファと、 このリネーミングバッファに保持されるべきオペランド
   データに対応した情報を保持するリオーダバッファとを
   さらに含み、 前記オペランド読出し手段は、前記レジスタ及び前記リ
   ネーミングバッファからオペランド読出しを行うことを
   特徴とする請求項１記載のデータ処理装置。
3. 【請求項３】前記オペランド読出し手段は、前記バイパ
   ス経路を経た命令については前記レジスタからオペラン
   ドデータを読み出し、 前記取消回路は、前記レジスタから読み出されたオペラ
   ンドデータが有効であると判断した場合にはそのまま命
   令の実行を継続し、有効なものでないと判断した場合に
   は当該命令の実行を取り消すことを特徴とする請求項２
   記載のデータ処理装置。
4. 【請求項４】前記リオーダバッファは、前記レジスタに
   おける同一位置に対して複数の命令が書込みを行う場合
   に、何れの命令が最新のデータを書き込むかの制御情報
   を保持し、 前記オペランド依存関係チェック回路は、前記制御情報
   に基づいて最新のデータに係る命令以外の命令はチェッ
   ク対象としないことを特徴とする請求項２記載のデータ
   処理装置。
5. 【請求項５】前記オペランド依存関係チェック回路は、 命令間のオペランドの一致を検出するオペランド比較回
   路と、 このオペランド比較回路による結果から前記リネーミン
   グバッファにおける保持アドレスを生成するリードアド
   レス生成回路と、 このリードアドレス生成回路により生成されたアドレス
   に従いオペランドが読出し可能であるか否かを判断し
   て、全てのオペランドが読出し可能になった命令を選択
   する命令追越バッファとを含むことを特徴とする請求項
   ２記載のデータ処理装置。
6. 【請求項６】前記リードアドレス生成回路は、さらに前
   記レジスタに有効なオペランドデータが保持されている
   か否かを示すレジスタ有効信号を生成し、 前記取消回路は、前記バイパス経路を経た命令について
   オペランドデータが有効でない旨を前記レジスタ有効信
   号が示している場合には当該命令の実行を取り消すこと
   を特徴とする請求項５記載のデータ処理装置。
7. 【請求項７】前記命令追越バッファ及び前記バイパス経
   路の何れかからの命令を選択して前記オペランド読出し
   手段に出力する選択器をさらに含み、 前記選択器は、前記命令追越バッファの少なくとも一つ
   のエントリに命令が保持されていれば前記命令追越バッ
   ファからの命令を選択し、保持されていなければ前記バ
   イパス経路からの命令を選択することを特徴とする請求
   項５記載のデータ処理装置。
8. 【請求項８】命令をフェッチし、 このフェッチされた相異なる命令間のオペランド依存関
   係をチェックし、 このオペランド依存関係チェック回路をバイパスしてオ
   ペランドデータの読出しを行い、 このオペランド読出しと並行して当該オペランドデータ
   が有効か否かを判断して、有効であると判断した場合に
   はそのまま命令の実行を継続し、有効なものでないと判
   断した場合には当該命令の実行を取り消すことを特徴と
   する命令パイプラインの制御方法。
9. 【請求項９】前記オペランドデータが有効か否かの判断
   において、有効なものでないと判断した場合には、当該
   命令の実行を取り消した後、前記オペランド依存関係チ
   ェック回路によるチェック結果に従い有効なオペランド
   データを読み出すことを特徴とする請求項８記載の命令
   パイプラインの制御方法。