JPH06110687A - 情報処理装置および情報処理方法 - Google Patents
情報処理装置および情報処理方法Info
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- JPH06110687A JPH06110687A JP26128992A JP26128992A JPH06110687A JP H06110687 A JPH06110687 A JP H06110687A JP 26128992 A JP26128992 A JP 26128992A JP 26128992 A JP26128992 A JP 26128992A JP H06110687 A JPH06110687 A JP H06110687A
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- floating point
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Abstract
(57)【要約】
【目的】 浮動小数点演算命令と浮動小数点ロード／ス
トア命令とが同時に入力された場合の命令実行速度の向
上を図る。 【構成】 浮動小数点演算命令と浮動小数点ロード／ス
トア命令が同時にフェッチされた場合、浮動小数点演算
回路２上で各命令を同時に実行させ、命令実行時、浮動
小数点ロード／ストア命令に対するトラップが発生した
とき、浮動小数点演算命令の実行をキャンセルするよう
制御を行うＦＰＵコントローラ１６を設ける。すなわ
ち、浮動小数点演算命令の実行をトラップの発生を確認
できる時刻まで途中ステージで止めておくようなことは
せず、各命令の実行を基準クロックパネルに従って先へ
先へと進めて行く。そしてトラップが発生してはじめ
て、浮動小数点演算命令の実行をキャンセルする。これ
により命令実行速度の向上を図ることができる。
トア命令とが同時に入力された場合の命令実行速度の向
上を図る。 【構成】 浮動小数点演算命令と浮動小数点ロード／ス
トア命令が同時にフェッチされた場合、浮動小数点演算
回路２上で各命令を同時に実行させ、命令実行時、浮動
小数点ロード／ストア命令に対するトラップが発生した
とき、浮動小数点演算命令の実行をキャンセルするよう
制御を行うＦＰＵコントローラ１６を設ける。すなわ
ち、浮動小数点演算命令の実行をトラップの発生を確認
できる時刻まで途中ステージで止めておくようなことは
せず、各命令の実行を基準クロックパネルに従って先へ
先へと進めて行く。そしてトラップが発生してはじめ
て、浮動小数点演算命令の実行をキャンセルする。これ
により命令実行速度の向上を図ることができる。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高速演算性能を有する
情報処理装置および情報処理方法に関する。
情報処理装置および情報処理方法に関する。
【０００２】
【従来の技術】近年、演算速度の向上のため、パイプラ
インやキャッシュメモリ等を採用し、かつメモリに関す
る命令はロード命令とストア命令だけとした情報処理装
置の開発が盛んである。このような情報処理装置には、
整数演算用の主プロセッサに浮動小数点演算回路として
のサブプロセッサを接続した構造のものが多い。このよ
うな構造の情報処理装置では、同時に２つの命令をフェ
ッチして実行する場合がある。
インやキャッシュメモリ等を採用し、かつメモリに関す
る命令はロード命令とストア命令だけとした情報処理装
置の開発が盛んである。このような情報処理装置には、
整数演算用の主プロセッサに浮動小数点演算回路として
のサブプロセッサを接続した構造のものが多い。このよ
うな構造の情報処理装置では、同時に２つの命令をフェ
ッチして実行する場合がある。
【０００３】図５は浮動小数点演算命令と浮動小数点ロ
ード／ストア命令とが同時に入力された場合のマイクロ
プロセッサ側およびＦＰＵプロセッサ側における各命令
の実行タイミングを示す図である。
ード／ストア命令とが同時に入力された場合のマイクロ
プロセッサ側およびＦＰＵプロセッサ側における各命令
の実行タイミングを示す図である。
【０００４】同図に示すように、この場合、浮動小数点
演算命令は、浮動小数点ロード／ストア命令に対するト
ラップの発生（例えばアドレス・ミス・アラインつまり
アドレス計算における誤り発生）の有無を確認できる時
刻まで、命令実行をＦＰＵプロセッサ内部のＱ０ステー
ジ（ディペンデェンシィ（dependency) ・チェックステ
ージ）で止めておく必要がある。
演算命令は、浮動小数点ロード／ストア命令に対するト
ラップの発生（例えばアドレス・ミス・アラインつまり
アドレス計算における誤り発生）の有無を確認できる時
刻まで、命令実行をＦＰＵプロセッサ内部のＱ０ステー
ジ（ディペンデェンシィ（dependency) ・チェックステ
ージ）で止めておく必要がある。
【０００５】しかしながら、このように浮動小数点演算
命令の実行をＱ０ステージで止めておくことは、高速演
算が目的のこの種の装置にとっては大変好ましくないこ
とであり、命令実行速度の低下につながる。
命令の実行をＱ０ステージで止めておくことは、高速演
算が目的のこの種の装置にとっては大変好ましくないこ
とであり、命令実行速度の低下につながる。
【０００６】
【発明が解決しようとする課題】本発明はこのような課
題を解決するためのもので、浮動小数点演算命令と浮動
小数点ロード／ストア命令とが同時に発生しても、浮動
小数点演算命令を途中のステージで止めることなく実行
することができ、これにより命令実行速度の向上を図る
ことのできる情報処理装置および情報処理方法の提供を
目的とする。
題を解決するためのもので、浮動小数点演算命令と浮動
小数点ロード／ストア命令とが同時に発生しても、浮動
小数点演算命令を途中のステージで止めることなく実行
することができ、これにより命令実行速度の向上を図る
ことのできる情報処理装置および情報処理方法の提供を
目的とする。
【０００７】
【課題を解決するための手段】本発明の情報処理装置は
上記した目的を達成するために、主プロセッサに、浮動
小数点演算命令および浮動小数点ロード／ストア命令を
同時実行可能なサブプロセッサを接続してなる情報処理
装置において、前記主プロセッサ内に、外部より命令を
フェッチする命令フェッチ手段と、前記命令フェッチ手
段により前記浮動小数点演算命令および前記浮動小数点
ロード／ストア命令が同時にフェッチされた場合、前記
サブプロセッサにてこれらの命令を同時に実行するよう
制御を行う制御手段と、前記浮動小数点演算命令および
前記浮動小数点ロード／ストア命令の同時実行中、前記
浮動小数点ロード／ストア命令の実行に関するトラップ
発生の検出を行うトラップ検出手段と、前記トラップ検
出手段によりトラップ発生が検出されたとき、前記サブ
プロセッサ上での前記浮動小数点演算命令の実行をキャ
ンセルする手段とを有してなることを特徴としている。
上記した目的を達成するために、主プロセッサに、浮動
小数点演算命令および浮動小数点ロード／ストア命令を
同時実行可能なサブプロセッサを接続してなる情報処理
装置において、前記主プロセッサ内に、外部より命令を
フェッチする命令フェッチ手段と、前記命令フェッチ手
段により前記浮動小数点演算命令および前記浮動小数点
ロード／ストア命令が同時にフェッチされた場合、前記
サブプロセッサにてこれらの命令を同時に実行するよう
制御を行う制御手段と、前記浮動小数点演算命令および
前記浮動小数点ロード／ストア命令の同時実行中、前記
浮動小数点ロード／ストア命令の実行に関するトラップ
発生の検出を行うトラップ検出手段と、前記トラップ検
出手段によりトラップ発生が検出されたとき、前記サブ
プロセッサ上での前記浮動小数点演算命令の実行をキャ
ンセルする手段とを有してなることを特徴としている。
【０００８】また本発明の情報処理方法は上記した目的
を達成するために、主プロセッサに、浮動小数点演算命
令および浮動小数点ロード／ストア命令を同時実行可能
なサブプロセッサを接続してなる情報処理装置におい
て、外部より浮動小数点演算命令および前記浮動小数点
ロード／ストア命令を同時にフェッチする工程と、前記
浮動小数点演算命令および前記浮動小数点ロード／スト
ア命令が同時にフェッチされた場合、前記サブプロセッ
サにてこれらの命令を同時に実行する工程と、前記浮動
小数点演算命令および前記浮動小数点ロード／ストア命
令の同時実行中、前記浮動小数点ロード／ストア命令の
実行に関するトラップ発生の検出を行う工程と、前記ト
ラップ発生が検出されたとき、前記サブプロセッサ上で
の前記浮動小数点演算命令の実行をキャンセルする工程
とを有することを特徴としている。
を達成するために、主プロセッサに、浮動小数点演算命
令および浮動小数点ロード／ストア命令を同時実行可能
なサブプロセッサを接続してなる情報処理装置におい
て、外部より浮動小数点演算命令および前記浮動小数点
ロード／ストア命令を同時にフェッチする工程と、前記
浮動小数点演算命令および前記浮動小数点ロード／スト
ア命令が同時にフェッチされた場合、前記サブプロセッ
サにてこれらの命令を同時に実行する工程と、前記浮動
小数点演算命令および前記浮動小数点ロード／ストア命
令の同時実行中、前記浮動小数点ロード／ストア命令の
実行に関するトラップ発生の検出を行う工程と、前記ト
ラップ発生が検出されたとき、前記サブプロセッサ上で
の前記浮動小数点演算命令の実行をキャンセルする工程
とを有することを特徴としている。
【０００９】
【作用】すなわち本発明は、浮動小数点演算命令と浮動
小数点ロード／ストア命令が同時に入力された場合で
も、浮動小数点演算命令の実行をトラップの発生を確認
できる時刻まで途中ステージで止めておくようなことは
せず、各命令の実行を基準クロックパルルに従って先へ
先へと進めて行く。そして命令実行の途中で浮動小数点
ロード／ストア命令に対するトラップが発生してはじめ
て、浮動小数点演算命令の実行をキャンセルする。これ
により命令実行速度の向上を図ることができる。
小数点ロード／ストア命令が同時に入力された場合で
も、浮動小数点演算命令の実行をトラップの発生を確認
できる時刻まで途中ステージで止めておくようなことは
せず、各命令の実行を基準クロックパルルに従って先へ
先へと進めて行く。そして命令実行の途中で浮動小数点
ロード／ストア命令に対するトラップが発生してはじめ
て、浮動小数点演算命令の実行をキャンセルする。これ
により命令実行速度の向上を図ることができる。
【００１０】
【実施例】以下、本発明の実施例を図面を参照しなから
説明する。
説明する。
【００１１】図１は本発明に係る一実施例の情報処理装
置の構成を説明するためのブロック図である。
置の構成を説明するためのブロック図である。
【００１２】同図において、１は主プロセッサであるマ
イクロプロセッサ（ＩＵ：integerunit）である。２は
このマイクロプロセッサ１の外部に接続され、浮動小数
点演算命令を実行するサブプロセッサとしての浮動小数
点演算回路（ＦＰＵ：floating-point processing uni
t) である。３はマイクロプロセッサ１および浮動小数
点演算回路２で実行する命令やデータを格納する主メモ
リである。
イクロプロセッサ（ＩＵ：integerunit）である。２は
このマイクロプロセッサ１の外部に接続され、浮動小数
点演算命令を実行するサブプロセッサとしての浮動小数
点演算回路（ＦＰＵ：floating-point processing uni
t) である。３はマイクロプロセッサ１および浮動小数
点演算回路２で実行する命令やデータを格納する主メモ
リである。
【００１３】マイクロプロセッサ１はメモリインタフェ
ース回路１０、命令フェッチ回路１１、デコード回路１
２、整数演算回路１３、整数演算用レジスタ（汎用レジ
スタ）１４、整数ロード／ストア制御回路１５、および
ＦＰＵコントローラ１６を有する。メモリインタフェー
ス回路１０は、マイクロプロセッサ１と主メモリ３また
はＩ／０ポート（図示せず）との間における命令やデー
タの入出力を制御する。命令フェッチ回路１１は、メモ
リインタフェース回路１０を通じて主メモリ３またはＩ
／０ポートより命令をフェッチする。命令は１つまたは
２ずつフェッチされる。デコード回路１２は、命令フェ
ッチ回路１１によりフェッチされた命令をデコードす
る。整数演算回路１３は、命令デコード回路１２を通じ
て入力された整数演算命令のデコード情報を基に整数演
算命令を実行する。整数演算用レジスタ（汎用レジス
タ）１４は、主メモリ３からロードされた、整数演算の
実行で用いられるデータや整数演算結果等を保持する。
整数ロード／ストア制御回路１５は、命令デコード回路
１２を通じて入力された整数ロード／ストア命令のデコ
ード情報を基に、整数演算用レジスタ１４に対するデー
タのロード／ストアを制御する。ＦＰＵコントローラ１
６は、命令デコード回路１２を通じて入力された浮動小
数点演算命令並びに浮動小数点ロード／ストア命令のデ
コード情報を基に、浮動小数点演算回路２上での浮動小
数点演算命令の実行、並びに浮動小数点演算回路２内の
図示しない浮動小数点演算用レジスタに対するデータの
ロード／ストアを制御する。
ース回路１０、命令フェッチ回路１１、デコード回路１
２、整数演算回路１３、整数演算用レジスタ（汎用レジ
スタ）１４、整数ロード／ストア制御回路１５、および
ＦＰＵコントローラ１６を有する。メモリインタフェー
ス回路１０は、マイクロプロセッサ１と主メモリ３また
はＩ／０ポート（図示せず）との間における命令やデー
タの入出力を制御する。命令フェッチ回路１１は、メモ
リインタフェース回路１０を通じて主メモリ３またはＩ
／０ポートより命令をフェッチする。命令は１つまたは
２ずつフェッチされる。デコード回路１２は、命令フェ
ッチ回路１１によりフェッチされた命令をデコードす
る。整数演算回路１３は、命令デコード回路１２を通じ
て入力された整数演算命令のデコード情報を基に整数演
算命令を実行する。整数演算用レジスタ（汎用レジス
タ）１４は、主メモリ３からロードされた、整数演算の
実行で用いられるデータや整数演算結果等を保持する。
整数ロード／ストア制御回路１５は、命令デコード回路
１２を通じて入力された整数ロード／ストア命令のデコ
ード情報を基に、整数演算用レジスタ１４に対するデー
タのロード／ストアを制御する。ＦＰＵコントローラ１
６は、命令デコード回路１２を通じて入力された浮動小
数点演算命令並びに浮動小数点ロード／ストア命令のデ
コード情報を基に、浮動小数点演算回路２上での浮動小
数点演算命令の実行、並びに浮動小数点演算回路２内の
図示しない浮動小数点演算用レジスタに対するデータの
ロード／ストアを制御する。
【００１４】次にこの情報処理装置の動作を説明する。
命令フェッチ回路１１はメモリインタフェース回路１０
を通じ、主メモリ３またはＩ／０ポートより１つまたは
２つの命令を同時にフェッチしてデコード回路１２に送
る。デコード回路１２は取り込んだ命令をデコードし
て、本装置上にて命令を実行するために必要な制御コー
ドを生成する。
命令フェッチ回路１１はメモリインタフェース回路１０
を通じ、主メモリ３またはＩ／０ポートより１つまたは
２つの命令を同時にフェッチしてデコード回路１２に送
る。デコード回路１２は取り込んだ命令をデコードし
て、本装置上にて命令を実行するために必要な制御コー
ドを生成する。
【００１５】ここで、命令が整数演算命令である場合、
デコード情報は整数演算回路１３に送られる。整数演算
回路１３は入力したデコード情報を基に、既に整数演算
用レジスタ（汎用レジスタ）１４に保持されているデー
タを用いて整数演算を行い、その結果を整数演算用レジ
スタ１４に格納する。
デコード情報は整数演算回路１３に送られる。整数演算
回路１３は入力したデコード情報を基に、既に整数演算
用レジスタ（汎用レジスタ）１４に保持されているデー
タを用いて整数演算を行い、その結果を整数演算用レジ
スタ１４に格納する。
【００１６】また命令が整数ロード／ストア命令の場
合、デコード情報は整数ロード／ストア制御回路１５に
送られる。これにより整数演算用レジスタ１４と主メモ
リ３との間でのデータのロード／ストアが実行される。
合、デコード情報は整数ロード／ストア制御回路１５に
送られる。これにより整数演算用レジスタ１４と主メモ
リ３との間でのデータのロード／ストアが実行される。
【００１７】さらに命令が浮動小数点演算命令若しくは
浮動小数点ロード／ストア命令の場合、デコード情報は
ＦＰＵコントローラ１６に送られる。ＦＰＵコントロー
ラ１６は入力したデコード情報を基に、浮動小数点演算
回路２上での浮動小数点演算、並びに浮動小数点演算用
レジスタに対するデータのロード／ストアを制御する。
これにより浮動小数点演算回路２上にて、浮動小数点演
算、並びに浮動小数点演算用レジスタと主メモリ３との
間におけるデータのロード／ストアが実行される。 次
に本実施例装置の特徴を表す動作として、浮動小数点演
算命令と浮動小数点ロード／ストア命令とが同時に入力
された場合の動作を説明する。
浮動小数点ロード／ストア命令の場合、デコード情報は
ＦＰＵコントローラ１６に送られる。ＦＰＵコントロー
ラ１６は入力したデコード情報を基に、浮動小数点演算
回路２上での浮動小数点演算、並びに浮動小数点演算用
レジスタに対するデータのロード／ストアを制御する。
これにより浮動小数点演算回路２上にて、浮動小数点演
算、並びに浮動小数点演算用レジスタと主メモリ３との
間におけるデータのロード／ストアが実行される。 次
に本実施例装置の特徴を表す動作として、浮動小数点演
算命令と浮動小数点ロード／ストア命令とが同時に入力
された場合の動作を説明する。
【００１８】図２はＦＰＵコントローラ１６内部におけ
る各命令のデータパスを示す図である。同図に示すよう
に、ＦＰＵコントローラ１６内部の浮動小数点演算命令
に対するパイプライン構造は、デコード回路１２による
デコードステージの後に続くＱ０からＱ４の５つのステ
ージからなっている。ここで、Ｑ０は浮動小数点演算命
令のデコード情報を基にディペンデェンシィ（dependen
cy) ・チェックすなわち当該命令が現在実行中の他の命
令の実行結果に依存する命令であるかどうかのチェック
を行うステージである。Ｑ１は浮動小数点演算で用いる
オペランドのアドレス計算を行うステージである。Ｑ２
はオペランドを浮動小数点演算用レジスタより取り出す
ステージである。Ｑ３は取り出したオペランドを用いて
浮動小数点演算命令を実行するステージである。Ｑ４は
浮動小数点演算結果を浮動小数点演算用レジスタに書き
込むステージである。
る各命令のデータパスを示す図である。同図に示すよう
に、ＦＰＵコントローラ１６内部の浮動小数点演算命令
に対するパイプライン構造は、デコード回路１２による
デコードステージの後に続くＱ０からＱ４の５つのステ
ージからなっている。ここで、Ｑ０は浮動小数点演算命
令のデコード情報を基にディペンデェンシィ（dependen
cy) ・チェックすなわち当該命令が現在実行中の他の命
令の実行結果に依存する命令であるかどうかのチェック
を行うステージである。Ｑ１は浮動小数点演算で用いる
オペランドのアドレス計算を行うステージである。Ｑ２
はオペランドを浮動小数点演算用レジスタより取り出す
ステージである。Ｑ３は取り出したオペランドを用いて
浮動小数点演算命令を実行するステージである。Ｑ４は
浮動小数点演算結果を浮動小数点演算用レジスタに書き
込むステージである。
【００１９】前記各ステージＱ０〜Ｑ４の処理は、それ
ぞれＦＰＵコントローラ１６内の各レジスタＲ０〜Ｒ４
に保持された情報に基づいて実行される。すなわち、レ
ジスタＲ０には浮動小数点演算命令のデコード情報が保
持される。レジスタＲ１にはディペンデェンシィ・チェ
ックの結果を示す値が保持される。レジスタＲ２にはＱ
１ステージで求められたオペランドのアドレスが保持さ
れる。レジスタＲ３にはＱ２ステージで浮動小数点演算
用レジスタより取り出されたオペランドが保持される。
レジスタＲ４にはＱ３ステージで実行された浮動小数点
演算結果が保持される。
ぞれＦＰＵコントローラ１６内の各レジスタＲ０〜Ｒ４
に保持された情報に基づいて実行される。すなわち、レ
ジスタＲ０には浮動小数点演算命令のデコード情報が保
持される。レジスタＲ１にはディペンデェンシィ・チェ
ックの結果を示す値が保持される。レジスタＲ２にはＱ
１ステージで求められたオペランドのアドレスが保持さ
れる。レジスタＲ３にはＱ２ステージで浮動小数点演算
用レジスタより取り出されたオペランドが保持される。
レジスタＲ４にはＱ３ステージで実行された浮動小数点
演算結果が保持される。
【００２０】またＦＰＵコントローラ１６内部の浮動小
数点ロード／ストア命令に対するパイプライン構造は、
デコード回路１２によるデコードステージの後に続くＱ
０′とＱ１′の２つのステージからなっている。ここ
で、Ｑ０′は浮動小数点演算命令のデコード情報を基に
ロード／ストア対象アドレスの計算並びにデータアクセ
ス等を行うステージである。Ｑ１′はアクセスしたデー
タを主メモリ３や浮動小数点演算用レジスタに書き込む
ステージである。
数点ロード／ストア命令に対するパイプライン構造は、
デコード回路１２によるデコードステージの後に続くＱ
０′とＱ１′の２つのステージからなっている。ここ
で、Ｑ０′は浮動小数点演算命令のデコード情報を基に
ロード／ストア対象アドレスの計算並びにデータアクセ
ス等を行うステージである。Ｑ１′はアクセスしたデー
タを主メモリ３や浮動小数点演算用レジスタに書き込む
ステージである。
【００２１】前記各ステージＱ０′、Ｑ１′の処理は、
それぞれＦＰＵコントローラ１６内の各レジスタＲ
０′、Ｒ１′に保持された情報に基づいて実行される。
すなわち、レジスタＲ０′には浮動小数点ロード／スト
ア命令のデコード情報が保持される。レジスタＲ１′に
は主メモリ３または浮動小数点演算用レジスタよりアク
セスしたデータが保持される。
それぞれＦＰＵコントローラ１６内の各レジスタＲ
０′、Ｒ１′に保持された情報に基づいて実行される。
すなわち、レジスタＲ０′には浮動小数点ロード／スト
ア命令のデコード情報が保持される。レジスタＲ１′に
は主メモリ３または浮動小数点演算用レジスタよりアク
セスしたデータが保持される。
【００２２】図３は浮動小数点演算命令と浮動小数点ロ
ード／ストア命令とが同時に入力された場合の処理の流
れを示すフローチャート、図４はこの場合の各命令の実
行タイミングを示す図である。
ード／ストア命令とが同時に入力された場合の処理の流
れを示すフローチャート、図４はこの場合の各命令の実
行タイミングを示す図である。
【００２３】本装置では、浮動小数点演算命令と浮動小
数点ロード／ストア命令とが同時に入力された場合、従
来方式のようにトラップが発生する時刻まで浮動小数点
演算命令の実行をＱ０ステージで止めるようなことは行
わず、基準クロックパルスに従って各命令の各ステージ
の処理を先へ進めて行く（ステップ３０１）。
数点ロード／ストア命令とが同時に入力された場合、従
来方式のようにトラップが発生する時刻まで浮動小数点
演算命令の実行をＱ０ステージで止めるようなことは行
わず、基準クロックパルスに従って各命令の各ステージ
の処理を先へ進めて行く（ステップ３０１）。
【００２４】そして命令実行中、浮動小数点ロード／ス
トア命令に対するトラップが発生すると（ステップ３０
２）、浮動小数点演算命令の実行をキャンセル、つまり
それまでのステージで得た浮動小数点演算命令の実行結
果（本例ではＱ０ステージおよびＱ１ステージの実行結
果）をキャンセルする（ステップ３０３）。
トア命令に対するトラップが発生すると（ステップ３０
２）、浮動小数点演算命令の実行をキャンセル、つまり
それまでのステージで得た浮動小数点演算命令の実行結
果（本例ではＱ０ステージおよびＱ１ステージの実行結
果）をキャンセルする（ステップ３０３）。
【００２５】トラップ発生が検出されてから所定時間が
経過した後、同じ浮動小数点演算命令および浮動小数点
ロード／ストア命令の実行を、ＦＰＵコントローラ１６
内の最初のステージＱ０、Ｑ０′から再開する（ステッ
プ３０１）。
経過した後、同じ浮動小数点演算命令および浮動小数点
ロード／ストア命令の実行を、ＦＰＵコントローラ１６
内の最初のステージＱ０、Ｑ０′から再開する（ステッ
プ３０１）。
【００２６】この後、浮動小数点ロード／ストア命令に
対するトラップが発生しなければ、基準クロックパルス
に従って、浮動小数点演算命令および浮動小数点ロード
／ストア命令の実行をそれぞれ最後のステージＱ４、Ｑ
１′まで進めて行く。
対するトラップが発生しなければ、基準クロックパルス
に従って、浮動小数点演算命令および浮動小数点ロード
／ストア命令の実行をそれぞれ最後のステージＱ４、Ｑ
１′まで進めて行く。
【００２７】かくして本実施例の情報処理装置によれ
ば、浮動小数点演算命令と浮動小数点ロード／ストア命
令とが同時に入力されても、浮動小数点演算命令を途中
のステージで止めることなく実行させることができ、こ
れにより命令実行速度の向上を図ることができる。
ば、浮動小数点演算命令と浮動小数点ロード／ストア命
令とが同時に入力されても、浮動小数点演算命令を途中
のステージで止めることなく実行させることができ、こ
れにより命令実行速度の向上を図ることができる。
【００２８】
【発明の効果】以上説明したように本発明の情報処理装
置および情報処理方法によれば、浮動小数点演算命令と
浮動小数点ロード／ストア命令とが同時に入力されて
も、浮動小数点演算命令を途中のステージで止めること
なく実行することができ、これにより命令実行速度の向
上を図ることができる。
置および情報処理方法によれば、浮動小数点演算命令と
浮動小数点ロード／ストア命令とが同時に入力されて
も、浮動小数点演算命令を途中のステージで止めること
なく実行することができ、これにより命令実行速度の向
上を図ることができる。
【図１】本発明に係る一実施例の情報処理装置の構成を
説明するためのブロック図である。
説明するためのブロック図である。
【図２】図１におけるＦＰＵコントローラ内部の浮動小
数点演算命令および浮動小数点ロード／ストア命令のデ
ータパスを示す図である。
数点演算命令および浮動小数点ロード／ストア命令のデ
ータパスを示す図である。
【図３】図１の情報処理装置において浮動小数点演算命
令と浮動小数点ロード／ストア命令とが同時に入力され
た場合の処理の流れを示すフローチャートである。
令と浮動小数点ロード／ストア命令とが同時に入力され
た場合の処理の流れを示すフローチャートである。
【図４】図１の情報処理装置において浮動小数点演算命
令と浮動小数点ロード／ストア命令とが同時に入力され
た場合の各命令の実行タイミングを示す図である。
令と浮動小数点ロード／ストア命令とが同時に入力され
た場合の各命令の実行タイミングを示す図である。
【図５】従来の情報処理装置において浮動小数点演算命
令と浮動小数点ロード／ストア命令とが同時に入力され
た場合の各命令の実行タイミングを示す図である。
令と浮動小数点ロード／ストア命令とが同時に入力され
た場合の各命令の実行タイミングを示す図である。
１…マイクロプロセッサ、２…浮動小数点演算回路、３
…主メモリ、１０…メモリインタフェース回路、１１…
命令フェッチ回路、１２…デコード回路、１３…整数演
算回路、１４…整数演算用レジスタ、１５…整数ロード
／ストア制御回路、１６…ＦＰＵコントローラ。
…主メモリ、１０…メモリインタフェース回路、１１…
命令フェッチ回路、１２…デコード回路、１３…整数演
算回路、１４…整数演算用レジスタ、１５…整数ロード
／ストア制御回路、１６…ＦＰＵコントローラ。
Claims (3)
- 【請求項１】 主プロセッサに、浮動小数点演算命令お
よび浮動小数点ロード／ストア命令を同時実行可能なサ
ブプロセッサを接続してなる情報処理装置において、 前記主プロセッサ内に、 外部より命令をフェッチする命令フェッチ手段と、 前記命令フェッチ手段により前記浮動小数点演算命令お
よび前記浮動小数点ロード／ストア命令が同時にフェッ
チされた場合、前記サブプロセッサにてこれらの命令を
同時に実行するよう制御を行う制御手段と、 前記浮動小数点演算命令および前記浮動小数点ロード／
ストア命令の同時実行中、前記浮動小数点ロード／スト
ア命令の実行に関するトラップ発生の検出を行うトラッ
プ検出手段と、 前記トラップ検出手段によりトラップ発生が検出された
とき、前記サブプロセッサ上での前記浮動小数点演算命
令の実行をキャンセルする手段と、 を有してなることを特徴とする情報処理装置。 - 【請求項２】 主プロセッサに、浮動小数点演算命令お
よび浮動小数点ロード／ストア命令を同時実行可能なサ
ブプロセッサを接続してなる情報処理装置において、 前記主プロセッサ内に、 外部より命令をフェッチする命令フェッチ回路と、 前記命令フェッチ回路によりフェッチされた命令をデコ
ードするデコード回路と、 前記命令フェッチ回路により前記浮動小数点演算命令お
よび前記浮動小数点ロード／ストア命令が同時にフェッ
チされた場合、そのデコード情報を前記サブプロセッサ
に送って前記各命令を同時に実行させ、命令実行時、前
記浮動小数点ロード／ストア命令の実行に関するトラッ
プが発生したとき、前記浮動小数点演算命令の実行をキ
ャンセルするよう制御を行う浮動小数点コントローラ
と、 を有してなることを特徴とする情報処理装置。 - 【請求項３】 主プロセッサに、浮動小数点演算命令お
よび浮動小数点ロード／ストア命令を同時実行可能なサ
ブプロセッサを接続してなる情報処理装置において、 外部より浮動小数点演算命令および前記浮動小数点ロー
ド／ストア命令を同時にフェッチする工程と、 前記浮動小数点演算命令および前記浮動小数点ロード／
ストア命令が同時にフェッチされた場合、前記サブプロ
セッサにてこれらの命令を同時に実行する工程と、 前記浮動小数点演算命令および前記浮動小数点ロード／
ストア命令の同時実行中、前記浮動小数点ロード／スト
ア命令の実行に関するトラップ発生の検出を行う工程
と、 前記トラップ発生が検出されたとき、前記サブプロセッ
サ上での前記浮動小数点演算命令の実行をキャンセルす
る工程とを有することを特徴とする情報処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26128992A JPH06110687A (ja) | 1992-09-30 | 1992-09-30 | 情報処理装置および情報処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26128992A JPH06110687A (ja) | 1992-09-30 | 1992-09-30 | 情報処理装置および情報処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06110687A true JPH06110687A (ja) | 1994-04-22 |
Family
ID=17359738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26128992A Withdrawn JPH06110687A (ja) | 1992-09-30 | 1992-09-30 | 情報処理装置および情報処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06110687A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305467B1 (ko) * | 1998-02-19 | 2001-09-26 | 포만 제프리 엘 | 파이프라인화된 부동 소수점 저장 |
-
1992
- 1992-09-30 JP JP26128992A patent/JPH06110687A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305467B1 (ko) * | 1998-02-19 | 2001-09-26 | 포만 제프리 엘 | 파이프라인화된 부동 소수점 저장 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |