JPS6247746A - 割り込み制御方式 - Google Patents
割り込み制御方式Info
- Publication number
- JPS6247746A JPS6247746A JP18785985A JP18785985A JPS6247746A JP S6247746 A JPS6247746 A JP S6247746A JP 18785985 A JP18785985 A JP 18785985A JP 18785985 A JP18785985 A JP 18785985A JP S6247746 A JPS6247746 A JP S6247746A
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- JP
- Japan
- Prior art keywords
- instruction
- stage
- pipeline
- memory access
- interrupt
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
パイプライン制御の計算機システムにおいて、命令の読
み出しに関するプログラム割り込みと。
み出しに関するプログラム割り込みと。
゛該読み出された命令に起因するプログラム割り込みを
、例えば、パイプラインのオペランドアドレス計算ステ
ージ（へステージ）迄に検出する機構を設けることによ
り、該オペランドアドレス計算ステージ（Ａステージ）
迄に、上記割り込み事象を検出した命令は、次のステー
ジでキャンセルし、後続する命令は、上記オペランドア
ドレス計算ステージ（へステージ）で待たせるようにし
て、不要なメモリアクセスを抑止するようにしたもので
ある。
、例えば、パイプラインのオペランドアドレス計算ステ
ージ（へステージ）迄に検出する機構を設けることによ
り、該オペランドアドレス計算ステージ（Ａステージ）
迄に、上記割り込み事象を検出した命令は、次のステー
ジでキャンセルし、後続する命令は、上記オペランドア
ドレス計算ステージ（へステージ）で待たせるようにし
て、不要なメモリアクセスを抑止するようにしたもので
ある。
本発明はパイプライン方式で制御される計算機システム
における割り込み制御方式に関する。
における割り込み制御方式に関する。
一般に、大型の計算機システムにおいては、通常パイプ
ライン制御を行って、処理速度を向上させている。
ライン制御を行って、処理速度を向上させている。
このような計算機システムにおいて、自分の命令を抑止
するようなプログラム割り込みが検出された時には、自
分の命令の実効を抑止すると共に、該パイプラインに既
に投入され、実行を開始した後続命令を待たせることが
必要である。
するようなプログラム割り込みが検出された時には、自
分の命令の実効を抑止すると共に、該パイプラインに既
に投入され、実行を開始した後続命令を待たせることが
必要である。
然して、最近のパイプライン制御の計算機システムにお
いては、ハードウェア技術の進歩に伴って、該計算機シ
ステムのマシンサイクル、メモリアクセスの高速化が図
られるにつれ、所謂２ステージマシンから１ステージマ
シンに、その処理形態を変更し、メモリに対するアクセ
ス頻度を多くして処理能力を向上させることが行われる
ようになってきた。
いては、ハードウェア技術の進歩に伴って、該計算機シ
ステムのマシンサイクル、メモリアクセスの高速化が図
られるにつれ、所謂２ステージマシンから１ステージマ
シンに、その処理形態を変更し、メモリに対するアクセ
ス頻度を多くして処理能力を向上させることが行われる
ようになってきた。
従って、この処理能力をできる限り落とさないようにす
る為には、上記パイプラインに投入された命令が、前述
のプログラム割り込みを検出した時の該命令に対するキ
ャンセル処理と、後続命令に対する待ち合わせ処理にお
いて、メモリに対する不要なアクセスを未然に防止する
ことができる割り込み処理方式が要求される。
る為には、上記パイプラインに投入された命令が、前述
のプログラム割り込みを検出した時の該命令に対するキ
ャンセル処理と、後続命令に対する待ち合わせ処理にお
いて、メモリに対する不要なアクセスを未然に防止する
ことができる割り込み処理方式が要求される。
具体的には、該パイプラインのなるべく最初のステージ
で、該割り込み処理が行われることが望ましい。
で、該割り込み処理が行われることが望ましい。
第２図は、パイプライン制御の計算機システムにおいて
、従来のプログラム割り込み事象を検出する機構を説明
する図である。
、従来のプログラム割り込み事象を検出する機構を説明
する図である。
本図に示したパイプラインの各ステージは、Ｄ：デコー
ドサイクル Ａニオペランドアドレス計算サイクル Ｔニアドレス変換サイクル Ｂ：バッファメモリ（ＢＳ）アクセスサイクルＥ：命令
実行サイクル Ｗ：実行結果の書き込みサイクル を、それぞれ示しており、パイプラインを構成する各ス
テージの一例である。
ドサイクル Ａニオペランドアドレス計算サイクル Ｔニアドレス変換サイクル Ｂ：バッファメモリ（ＢＳ）アクセスサイクルＥ：命令
実行サイクル Ｗ：実行結果の書き込みサイクル を、それぞれ示しており、パイプラインを構成する各ス
テージの一例である。
上記のステージにおいて、Ｔ、Ｂステージは一連の動作
として処理されると云う特徴がある。
として処理されると云う特徴がある。
又、各ステージにおいて検出されているプログラム割り
込み事象の内、 ■ 命令フェッチ例外事象（Ｉ Ｆｅｔｃｈ Ｅｘｃｅ
ｐｔｉｏｎ）（ＩＦＨ） ： 主記憶装置（ＭＳｔｌ）から命令を読み出す際の例外事
象で、例えば、未実装アドレスに対する命令フェッチが
該当する。
込み事象の内、 ■ 命令フェッチ例外事象（Ｉ Ｆｅｔｃｈ Ｅｘｃｅ
ｐｔｉｏｎ）（ＩＦＨ） ： 主記憶装置（ＭＳｔｌ）から命令を読み出す際の例外事
象で、例えば、未実装アドレスに対する命令フェッチが
該当する。
■ オペレーション例外事象（Ｏｐｅｒａｔｉｏｎ Ｅ
ｘｃｅｐｔｉｏｎ） （ＯＥ） ： 主記憶装置（ＭＳＵ）から読み出された命令をデコード
した際に生起する例外事象で、例えば、命令コード表に
ない命令を実行しようとした場合とか。
ｘｃｅｐｔｉｏｎ） （ＯＥ） ： 主記憶装置（ＭＳＵ）から読み出された命令をデコード
した際に生起する例外事象で、例えば、命令コード表に
ない命令を実行しようとした場合とか。
命令コード表には登録されているが、ハードウェアとし
てサポートされていない命令を実行しようとした場合が
該当する。
てサポートされていない命令を実行しようとした場合が
該当する。
■ ブリビレフジ例外事象（Ｐｒｉｖｉｌｅｇｅ Ｅｘ
ｃｅｐｔｉｏｎ） （ＰＲ） ： プロセッサの中に設けられているプログラムステータス
語（ＰＳＷ） 、重要な制御レジスタ等に対する書き込
みを許す特定のモードでしか実行できない特権命令を、
例えば、通常のモードで実行しようとした場合等に生起
する例外事象が該当する。
ｃｅｐｔｉｏｎ） （ＰＲ） ： プロセッサの中に設けられているプログラムステータス
語（ＰＳＷ） 、重要な制御レジスタ等に対する書き込
みを許す特定のモードでしか実行できない特権命令を、
例えば、通常のモードで実行しようとした場合等に生起
する例外事象が該当する。
■ スペシフィケーション例外事象（Ｓｐｅｃｉｆｉｃ
ａｔｉｏｎ Ｅｘｃｅｐｔｉｏｎ） （ＳＥ） ニ一般
に、命令は偶数番地から格納されている場合に、奇数番
地から読み出した場合とか、２つのレジスタを合わせて
オペランドとする場合において、通常は偶数番号十奇数
番号となっているのに、奇数番号から指定した場合等が
該当する。
ａｔｉｏｎ Ｅｘｃｅｐｔｉｏｎ） （ＳＥ） ニ一般
に、命令は偶数番地から格納されている場合に、奇数番
地から読み出した場合とか、２つのレジスタを合わせて
オペランドとする場合において、通常は偶数番号十奇数
番号となっているのに、奇数番号から指定した場合等が
該当する。
これらの例外事象は、一般には、上記のパイプラインの
例では、例えば、Ａステージ以降であれば、何れのステ
ージでも検出できる事象であるので、従来方式において
は、制御の簡単化を指向して、図示の如く分散化されて
いた。
例では、例えば、Ａステージ以降であれば、何れのステ
ージでも検出できる事象であるので、従来方式において
は、制御の簡単化を指向して、図示の如く分散化されて
いた。
従って、
（１）上記分散化している各ステージにおいて、該例外
事象が検出された場合、該命令をキャンセルする為の信
号を、それぞれのステージにおいて生成する必要があっ
た。
事象が検出された場合、該命令をキャンセルする為の信
号を、それぞれのステージにおいて生成する必要があっ
た。
（２）プログラム割り込みの検出を、該パイプラインの
後のステージで行った場合には、該最後に検出するステ
ージ塩、上記キャンセル信号が出せない場合があり、不
要なメモリアクセスを出してしまい、例外事象が発生し
た場合の処理能力に対する影響が大きくなると云う問題
があった。
後のステージで行った場合には、該最後に検出するステ
ージ塩、上記キャンセル信号が出せない場合があり、不
要なメモリアクセスを出してしまい、例外事象が発生し
た場合の処理能力に対する影響が大きくなると云う問題
があった。
本発明は上記従来の欠点に鑑み、パイプライン制御方式
においては、例えば、上記Ｔ−Ｂステージからメモリア
クセスが始まることに着目し、命令の読み出しに関する
プログラム割り込みは、例えば、Ｄステージで、命令そ
のものに起因するプログラム割り込みは、例えば、Ａス
テージ塩に検出して、該プログラム割り込みを検出した
命令は、次のＴステージでキャンセルし、後続する命令
は上記メモリアクセスが始まるＴ−Ｂステージの前のＡ
ステージで待ち合わせ、不要なメモリアクセスを行わな
いように制御する方法を提供することを目的とするもの
である。
においては、例えば、上記Ｔ−Ｂステージからメモリア
クセスが始まることに着目し、命令の読み出しに関する
プログラム割り込みは、例えば、Ｄステージで、命令そ
のものに起因するプログラム割り込みは、例えば、Ａス
テージ塩に検出して、該プログラム割り込みを検出した
命令は、次のＴステージでキャンセルし、後続する命令
は上記メモリアクセスが始まるＴ−Ｂステージの前のＡ
ステージで待ち合わせ、不要なメモリアクセスを行わな
いように制御する方法を提供することを目的とするもの
である。
第１図は本発明の一実施例を模式的に示した図である。
本発明においては、命令の読み出しに関するプログラム
割り込み■（ＩＦＥ）と、命令に起因するプログラム割
り込み■〜■（ＯＥ、 ＰＥ、 ＳＥ）を、メモリに対
するアクセスが始まるステージ（Ｔ−Ｅステージ）の前
の、例えばＡステージ塩に検出し、該プログラム割り込
みを検出した命令自身は、次のＴステージに設けられて
いる命令キャンセル機構１でキャンセルし、先行してい
る命令がパイプラインからはき出された時点で、当該割
り込み処理に入り、該キャンセルされた命令に続く命令
は、メモリアクセスが開始される、例えばＴステージの
前のへサイクル命令インタロック機構２によって待たせ
るように構成する。
割り込み■（ＩＦＥ）と、命令に起因するプログラム割
り込み■〜■（ＯＥ、 ＰＥ、 ＳＥ）を、メモリに対
するアクセスが始まるステージ（Ｔ−Ｅステージ）の前
の、例えばＡステージ塩に検出し、該プログラム割り込
みを検出した命令自身は、次のＴステージに設けられて
いる命令キャンセル機構１でキャンセルし、先行してい
る命令がパイプラインからはき出された時点で、当該割
り込み処理に入り、該キャンセルされた命令に続く命令
は、メモリアクセスが開始される、例えばＴステージの
前のへサイクル命令インタロック機構２によって待たせ
るように構成する。
即ち、本発明によれば、パイプライン制御の計算機シス
テムにおいて、命令の読み出しに関するプログラム割り
込みと、該読み出された命令に起因するプログラム割り
込みを、例えば、パイプラインのオペランドアドレス計
算ステージ（Ａステージ）迄に検出する機構■（ＩＦＥ
）〜■（ＳＥ）を設けることにより、該オペランドアド
レス計算ステージ（Ａステージ）迄に、上記割り込み事
象を検出した命令は、次のステージでキャンセルし、後
続する命令は、上記オペランドアドレス計算ステージ（
へステージ）で待たせるようにして、不要なメモリアク
セスを抑止するようにしたものであるので、パイプライ
ン制御の計算機システムにおいて、プログラム割り込み
が発生した時の処理能力の低下を少なくすることができ
る効果がある。
テムにおいて、命令の読み出しに関するプログラム割り
込みと、該読み出された命令に起因するプログラム割り
込みを、例えば、パイプラインのオペランドアドレス計
算ステージ（Ａステージ）迄に検出する機構■（ＩＦＥ
）〜■（ＳＥ）を設けることにより、該オペランドアド
レス計算ステージ（Ａステージ）迄に、上記割り込み事
象を検出した命令は、次のステージでキャンセルし、後
続する命令は、上記オペランドアドレス計算ステージ（
へステージ）で待たせるようにして、不要なメモリアク
セスを抑止するようにしたものであるので、パイプライ
ン制御の計算機システムにおいて、プログラム割り込み
が発生した時の処理能力の低下を少なくすることができ
る効果がある。
以下本発明の実施例を図面によって詳述する。
前述の第１図は本発明の一実施例を模式的に示した図で
あり、第２図と同じ符号は同じ対象物を示している。
あり、第２図と同じ符号は同じ対象物を示している。
先ず、本計算機システムのパイプラインのＤステージに
入ってきた命令が、前述の命令フェッチ例外事象■（Ｉ
ＦｔＥ）を検出すると、その割り込み要因が割り込み要
因レジスタＩＤにセットされ、以降ＩＡ〜ＩＥに順次シ
フトされる。
入ってきた命令が、前述の命令フェッチ例外事象■（Ｉ
ＦｔＥ）を検出すると、その割り込み要因が割り込み要
因レジスタＩＤにセットされ、以降ＩＡ〜ＩＥに順次シ
フトされる。
該命令が、上記Ｄステージにおいては、何等の例外事象
を検出することなくへステージに進んで、ここで、オペ
レーション例外事象■（ＯＥ）、プリビレッシ例外事象
■（ＰＲ）、スペシフィケーション例外事象■（ＳＥ）
等を検出すると、その割り込み要因が割り込み要因レジ
スタＩＡにセットされ、同じようにして、ＩＴ〜ＩＥ迄
シフトされる。
を検出することなくへステージに進んで、ここで、オペ
レーション例外事象■（ＯＥ）、プリビレッシ例外事象
■（ＰＲ）、スペシフィケーション例外事象■（ＳＥ）
等を検出すると、その割り込み要因が割り込み要因レジ
スタＩＡにセットされ、同じようにして、ＩＴ〜ＩＥ迄
シフトされる。
そして、上記例外事象■（ＩＦＥ）〜■（ＳＥ）を検出
した命令は、次のＴステージにおいて、命令キャンセル
機構１によってキャンセルされ、無駄なメモリアクセス
を抑止するように機能する。
した命令は、次のＴステージにおいて、命令キャンセル
機構１によってキャンセルされ、無駄なメモリアクセス
を抑止するように機能する。
該キャンセルされた命令に続く命令についても、未だＡ
ステージにあって、メモリアクセスは始まっていないの
で、このステージにおいて、命令インタロック機構２を
起動し、該後続命令を、当該Ａステージの状態で待ち合
わせるように機能させる。
ステージにあって、メモリアクセスは始まっていないの
で、このステージにおいて、命令インタロック機構２を
起動し、該後続命令を、当該Ａステージの状態で待ち合
わせるように機能させる。
上記パイプラインには、Ｔ−Ｗサイクルに先行して投入
されている命令があるので、該複数個の先行命令がパイ
プラインからはき出される迄、前述のように、上記プロ
グラム割り込み要因を、割り込み要因レジスタＩＡ〜Ｉ
Ｅとシフトさせ、最後の命令がＷステージを実行し終え
た次のステージにおいて、上記プログラム割り込み■（
ＩＦＥ）〜■（ＳＥ）を検出した命令に関する割り込み
シーケンスに入るように動作する。
されている命令があるので、該複数個の先行命令がパイ
プラインからはき出される迄、前述のように、上記プロ
グラム割り込み要因を、割り込み要因レジスタＩＡ〜Ｉ
Ｅとシフトさせ、最後の命令がＷステージを実行し終え
た次のステージにおいて、上記プログラム割り込み■（
ＩＦＥ）〜■（ＳＥ）を検出した命令に関する割り込み
シーケンスに入るように動作する。
このように制御することにより、例外事象が発生しても
、例えば、Ｔ−Ｂステージでのメモリアクセスを実行す
ることなく、該例外事象を検出した命令のキャンセルと
、後続する命令を、該Ｔ−Ｂステージの前のへステージ
で待たせることができる。
、例えば、Ｔ−Ｂステージでのメモリアクセスを実行す
ることなく、該例外事象を検出した命令のキャンセルと
、後続する命令を、該Ｔ−Ｂステージの前のへステージ
で待たせることができる。
このように、本発明においては、パイプラインの例えば
、メモリアクセスが開始されるＴ−Ｂステージの前のＡ
ステージ迄に総てのプログラム割り込みの為の例外事象
を検出し、当該例外事象を検出した命令は、該例外事象
を検出した次のステージでキャンセルし、後続の命令に
ついては、該メモリアクセスステージの前で待たせるよ
うにして、該例外事象が発生しても、無駄なメモリアク
セスを行わないように制御する所に特徴がある。
、メモリアクセスが開始されるＴ−Ｂステージの前のＡ
ステージ迄に総てのプログラム割り込みの為の例外事象
を検出し、当該例外事象を検出した命令は、該例外事象
を検出した次のステージでキャンセルし、後続の命令に
ついては、該メモリアクセスステージの前で待たせるよ
うにして、該例外事象が発生しても、無駄なメモリアク
セスを行わないように制御する所に特徴がある。
以上、詳細に説明したように、本発明の割り込み制御方
式は、パイプライン制御の計算機システムにおいて、命
令の読み出しに関するプログラム割り込みと、該読み出
された命令に起因するプロゲラ仏割り込みを、例えば、
パイプラインのオペランドアドレス計算ステージ（Ａス
テージ）迄に検出する機構■（ＩＦＥ）〜■（ＳＲ）を
設けることにより、該オペランドアドレス計算ステージ
（Ａステージ）迄に、上記割り込み事象を検出した命令
は、次のステージでキャンセルし、後続する命令は、上
記オペランドアドレス計算ステージ（へステージ）で待
たせるようにして、不要なメモリアクセスを抑止するよ
うにしたものであるので、パイプライン制御の計算機シ
ステムにおいて、プログラム割り込みが発生した時の処
理能力の低下を少なくすることができる効果がある。
式は、パイプライン制御の計算機システムにおいて、命
令の読み出しに関するプログラム割り込みと、該読み出
された命令に起因するプロゲラ仏割り込みを、例えば、
パイプラインのオペランドアドレス計算ステージ（Ａス
テージ）迄に検出する機構■（ＩＦＥ）〜■（ＳＲ）を
設けることにより、該オペランドアドレス計算ステージ
（Ａステージ）迄に、上記割り込み事象を検出した命令
は、次のステージでキャンセルし、後続する命令は、上
記オペランドアドレス計算ステージ（へステージ）で待
たせるようにして、不要なメモリアクセスを抑止するよ
うにしたものであるので、パイプライン制御の計算機シ
ステムにおいて、プログラム割り込みが発生した時の処
理能力の低下を少なくすることができる効果がある。
第１図は本発明の一実施例を模式的に示した図。
第２図は従来のプログラム割り込み事象を検出する機構
を説明する図。 である。 図面において、 １は命令キャンセル機構。 ２は命令インタロック機構。 ＩＤ〜ＩＥは割り込み要因レジスタ。 Ｄ、八、 Ｔ、 Ｂ、 Ｅ、 Ｗはパイプラインンの各
ステージ。 ■〜■はプログラム割り込み事象、及びその要因検出手
段。 をそれぞれ示す。
を説明する図。 である。 図面において、 １は命令キャンセル機構。 ２は命令インタロック機構。 ＩＤ〜ＩＥは割り込み要因レジスタ。 Ｄ、八、 Ｔ、 Ｂ、 Ｅ、 Ｗはパイプラインンの各
ステージ。 ■〜■はプログラム割り込み事象、及びその要因検出手
段。 をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 パイプラインで制御され、該パイプラインの各ステージ
で例外事象によるプログラム割り込みが発生した時、該
ステージで上記例外事象を検出した命令をキャンセルす
る機構（１）と、後続する命令を待たせるインタロック
機構（２）を備えた計算機システムにおいて、 命令の読み出しに関する割り込み事象と、該読み出され
た命令に起因する割り込み事象を、上記パイプラインの
少なくとも最初のメモリアクセスを行う前のステージ迄
に検出する手段（［１］〜［４］）を設け、 上記割り込み事象を検出した命令は、上記最初のメモリ
アクセスステージに設けた命令キャンセル機構（１）で
キャンセルし、 後続する命令については、該最初のメモリアクセスを行
う前のステージに設けた命令インタロック機構（２）で
待たせるように制御することを特徴とする割り込み制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18785985A JPS6247746A (ja) | 1985-08-27 | 1985-08-27 | 割り込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18785985A JPS6247746A (ja) | 1985-08-27 | 1985-08-27 | 割り込み制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6247746A true JPS6247746A (ja) | 1987-03-02 |
Family
ID=16213460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18785985A Pending JPS6247746A (ja) | 1985-08-27 | 1985-08-27 | 割り込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6247746A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0424836A (ja) * | 1990-05-18 | 1992-01-28 | Fujitsu Ltd | マイクロプロセッサ |
| JPH0721022A (ja) * | 1993-07-02 | 1995-01-24 | Nec Corp | パイプライン演算処理装置 |
| KR100335785B1 (ko) * | 1993-09-23 | 2002-11-30 | 에이알엠 리미티드 | 데이타처리명령의실행 |
| JP2011227880A (ja) * | 2010-04-22 | 2011-11-10 | Arm Ltd | プレロード命令制御 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5395544A (en) * | 1977-02-02 | 1978-08-21 | Hitachi Ltd | Information processor |
| JPS56127246A (en) * | 1980-03-10 | 1981-10-05 | Hitachi Ltd | Information processor |
| JPS57105044A (en) * | 1980-12-23 | 1982-06-30 | Fujitsu Ltd | Interlock control system |
-
1985
- 1985-08-27 JP JP18785985A patent/JPS6247746A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5395544A (en) * | 1977-02-02 | 1978-08-21 | Hitachi Ltd | Information processor |
| JPS56127246A (en) * | 1980-03-10 | 1981-10-05 | Hitachi Ltd | Information processor |
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|---|---|---|---|---|
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| JPH0721022A (ja) * | 1993-07-02 | 1995-01-24 | Nec Corp | パイプライン演算処理装置 |
| KR100335785B1 (ko) * | 1993-09-23 | 2002-11-30 | 에이알엠 리미티드 | 데이타처리명령의실행 |
| JP2011227880A (ja) * | 2010-04-22 | 2011-11-10 | Arm Ltd | プレロード命令制御 |
| US9632776B2 (en) | 2010-04-22 | 2017-04-25 | Arm Limited | Preload instruction control |
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