JP3204390B2 - マイクロコンピュータ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はパイプライン処理を
行なうマイクロコンピュータに係わり、特に内部回路を
処理手順に沿って分割し、各々の回路規模を整えパイプ
ラインレジスタで接続することにより、各レジスタに供
給するクロック周波数を高め演算処理を高速化するパイ
プライン制御のマイクロコンピュータに関する。

【０００２】

【従来の技術】この種の従来のパイプライン処理を行な
うマイクロコンピュータは、一般的に命令の高速演算処
理が可能ではあるが、近年、演算のためにデコードされ
た命令が情報やレジスタ等のハードウェア資源の競合等
により、直ちに演算が実行できない場合等に発生するハ
ザード条件の検出を行い、さらに後続する命令の演算処
理動作の停止およびハザード要因を発生させた命令の演
算動作のキャンセルを行う手段が必要である。

【０００３】このハザード条件の判定からパイプライン
演算処理の停止およびキャンセル動作を、１ステージ内
で全て完了させることは処理動作が煩雑となるのでデバ
イス上のクリティカルパスとなる。そのため、命令デコ
ードを行うステージ内で動作する論理制御の規模を低減
することが要請されている。

【０００４】この要請に応えるために提案された技術と
しては、例えばその一例が、特開平７−０２１０２２号
公報に記載されている。同公報記載の演算処理装置で
は、命令デコードおよびハザード処理実行用のステージ
を２段のパイプラインに分割し、１段目のパイプライン
で命令デコードおよびハザード検出を行い、２段目のパ
イプラインで他のステージに対するハザード処理の制御
動作を行うことが提案されている。

【０００５】この先行技術に用いられた手法の構成を示
した図８を参照すると、この従来のパイプライン演算処
理装置は、命令フェッチステージ（ＩＦ）、レジスタフ
ェッチステージ（ＲＦ）、命令実行ステージ（ＥＸ）、
データフェッチステージ（ＤＦ）、ライトバックステー
ジ（ＷＢ）の各ステージを備える５ステージのパイプラ
イン構成である。

【０００６】命令フェッチステージ（ＩＦ）では、ＩＦ
Ｐレジスタ１００と、命令メモリ１１０と、ＩＦＰレジ
スタ１００の出力を＋１する加算器１２０と、加算器１
２０およびＩＦＰレジスタ１００の出力信号を入力しプ
ログラムカウンタおよびハザード時の保持ループを構成
する選択器１３０とを備える。

【０００７】レジスタフェッチステージ（ＲＦ）は、Ｒ
ＦＰレジスタ２００と、その出力を入力する処理回路２
１０および命令デコーダ２２０と、命令メモリ１１０お
よびＲＦＰレジスタ２００の出力信号を入力しハザード
時の保持ループを構成する選択器２３０とを備える。

【０００８】命令実行ステージ（ＥＸ）は、ＥＸＰレジ
スタ３００と、ＥＸＣレジスタ３２０と、ＥＸＰレジス
タ３００の出力をＥＸＣレジスタ３２０出力に基づき演
算する演算器３１０とを備える。

【０００９】データフェッチステージ（ＤＦ）は、ＤＦ
Ｐレジスタ４００と、ＤＦＣレジスタ４２０と、ＤＦＣ
レジスタ４２０の出力をＤＦＣレジスタ４２０出力に基
づき格納するするデータメモリ４００とを備える。

【００１０】ライトバックステージ（ＷＢ）は、ＷＢＰ
レジスタ５００と、ＷＢＣレジスタ５２０と、ＷＢＰレ
ジスタ５００の出力をＷＢＣレジスタ５２０出力に基づ
きファイルするレジスタファイル５１０とを備える。

【００１１】上述した構成からなる従来のパイプライン
ステージが時間毎に実行する命令群の遷移図を示した図
９を参照すると、パイプライン動作中の時間ｔ２におい
て、レジスタフェッチステージ（ＲＦ）で命令１が処理
回路２１０で処理されるとともに命令デコーダ２２０で
もデコードされる。

【００１２】デコードされた結果および処理回路２１０
の命令１は命令実行ステージ（ＥＸ）へ進み、時間ｔ３
において命令１はＥＸＰレジスタ３００に読み込まれ、
同時に命令デコーダ２００のデコード結果もＥＸＣレジ
スタ３２０に保持される。

【００１３】このＥＸＣレジスタ３２０の情報により、
ＥＸＰレジスタ３００の命令１は演算器３１０で演算処
理によってフラグ操作やメモリ資源の確保等の実行を行
う。

【００１４】その直後の、同じ時間ｔ３のレジスタフェ
ッチステージ（ＲＦ）において後続する命令２によって
分岐命令等が発行された場合、命令２のデコード結果に
よって選択器１３０は命令３を選択し選択器２３０は命
令２を選択することにより命令３をＩＦＰレジスタ１０
０に確保し、かつレジスタフェッチステージ（ＲＦ）内
の命令２もＲＦＰレジスタ２００に確保する。

【００１５】次の時間ｔ４において命令１はデータフェ
ッチステージ（ＤＦ）へ進み、命令２はＲＦＰレジスタ
２００および選択器２３０のループにより保持された状
態でＥＸＰレジスタ３００およびＥＸＣレジスタ３２０
に読み込まれるとともに、演算実行され、命令３はＩＦ
Ｐレジスタ１００および選択器１３０によるループ保持
された状態でパイプラインが停止している。

【００１６】次の時刻５において、命令１がライトバッ
クステージ（ＷＢ）に進み、命令２は命令実行ステージ
（ＥＸ）で演算処理されてデータフェッチステージ（Ｄ
Ｆ）へ、命令３はレジスタフェッチステージ（ＲＦ）へ
それぞれ進み、命令フェッチステージ（ＩＦ）には命令
４がフェッチされる。

【００１７】すなわち、この従来のパイプライン構成で
行われている、時間ｔ３のサイクル内での命令フェッチ
ステージ（ＩＦ）への保持制御やレジスタフェッチステ
ージ（ＲＦ）のＲＥＰレジスタの保持制御までの回路動
作を伴なうので、回路動作時間が遅延する。

【００１８】この動作を、各命令が時間毎に実行するパ
イプラインステージ群の遷移図を示した図１０を参照す
ると、時間ｔ３から時間ｔ４へのサイクルが移る際、レ
ジスタフェッチステージ（ＲＦ）の命令２はハザード発
生により、通常状態であれば命令実行ステージ（ＥＸ）
に格納すべき情報をレジスタフェッチステージ（ＲＦ）
に確保し、後続の命令３はハザードによる実行保留が解
除される時間ｔ５まで命令デコーダ２２０のデコード結
果信号Ｓ２２０に応答して選択器１００で選択される保
持ループを経て命令フェッチステージ（ＩＦ）で保持さ
れることで、時間ｔ６での命令３の演算処理は継続が可
能となる。

【００１９】また、時間ｔ４において命令実行ステージ
（ＥＸ）のＥＸＰレジスタ３００に格納された命令２は
キャンセルされた後、時間ｔ５においてレジスタフェッ
チステージ（ＲＦ）のＲＥＰレジスタ２００に格納され
た命令２の情報を命令実行ステージ（ＥＸ）のＥＸＰレ
ジスタ３００およびＥＸＣレジスタ３２０の入力として
選択され演算が実行される。

【００２０】命令実行ステージ（ＥＸ）以降の演算処理
の手順は各命令とも１サイクル毎に実行が行われてい
く。

【００２１】この結果、ハザード要因を発生した命令２
に着目すると、図９において、ハザード処理を要するレ
ジスタフェッチステージ（ＲＦ）の命令２は、次の１ク
ロック周期目で命令実行ステージ（ＥＸ）での演算処理
を行うため、１クロック周期内で、ハザード判定から命
令の演算処理全てを行っている。

【００２２】

【発明が解決しようとする課題】上述したパイプライン
構成を備える従来のマイクロコンピュータは、レジスタ
フェッチステージ（ＲＦ）における命令デコードの結果
として、ハザード要因が検出された場合、レジスタフェ
ッチステージ（ＲＦ）でのハザード発行の要因となった
命令の保持制御を行なうとともに、ハザード発生の同一
サイクル期間中は命令フェッチステージ（ＩＦ）の情報
を保持し、後続する命令のパイプライン演算処理装置へ
の入力を保留する制御動作をハザード発生の同一サイク
ル期間中に完了する必要がある。

【００２３】また、命令実行ステージ（ＥＸ）に格納さ
れる命令の実行キャンセルの制御も、ハザード発生の同
一サイクル期間中に制御動作を完了する必要がある。

【００２４】この場合、ハザード発生が無い場合と比較
すると、１クロック周期内に動作する回路規模が大き
く、他のステージを含めて全ての動作の中で、このハザ
ード処理に要する遅延時間が長く、その遅延時間がマイ
クロコンピュータ全体の演算性能を制約するという問題
がある。

【００２５】また、このハザード処理の際に動作するレ
ジスタフェッチステージ（ＲＦ）の回路を２段のパイプ
ラインにする方法を用いると、１クロック周期内に動作
する回路の遅延は低減すると考えられる。

【００２６】しかし、命令実行ステージ（ＥＸ）に対す
る命令発行が１クロック遅くなるため、命令実行ステー
ジ（ＥＸ）から命令フェッチステージ（ＩＦ）の動作を
制御する分岐命令の処理に影響を及ぼし、一定時間内に
処理可能な命令数を示すスループットの性能を低下させ
るという問題が発生する。

【００２７】さらには、パイプラインステージ数の増大
は、各々のステージを構成するパイプラインレジスタ数
の増加、つまり、レジスタのフェッチ時にハザード判定
を行う制御回路、および２段のパイプラインステージそ
れぞれにパイプラインレジスタを有する必要があるの
で、装置全体の回路規模が大きくなり、その結果、消費
電力が大きくなるという問題も発生する。

【００２８】本発明の目的は、上述した従来の欠点に鑑
みなされたものであり、連続した演算処理に影響を及ぼ
さず、ハザード発生時に必要な遅延時間を短縮し、クロ
ック周期の増大要因を改善することで、よりパイプライ
ン処理の高速化を実現するマイクロコンピュータを提供
することにある。

【００２９】

【課題を解決するための手段】本発明のマイクロコンピ
ュータの特徴は、命令フェッチステージ（ＩＦ）、レジ
スタフェッチステージ（ＲＦ）、命令実行ステージ（Ｅ
Ｘ）、データフェッチステージ（ＤＦ）、ライトバック
ステージ（ＷＢ）の順で命令の演算処理を行うパイプラ
インの基本構成と、前記レジスタフェッチステージ（Ｒ
Ｆ）と前記命令実行ステージ（ＥＸ）との間に設けら
れ、かつデコードされた命令の演算が実行不能時に発生
するハザードの要因検出時に前記パイプラインの一部と
して動作するハザード処理ステージ（ＨＥ）と、前記レ
ジスタフェッチステージ（ＲＦ）内に新たに設けるハザ
ード検出器の検出結果により前記ハザード処理ステージ
（ＨＥ）および前記命令実行ステージ（ＥＸ）それぞれ
のハザード対応機能を有効にするか否かを選択するとと
もに先読みした前記命令フェッチステージ（ＩＦ）およ
び前記レジスタフェッチステージ（ＲＦ）の処理をホー
ルド状態にするか否かの選択も併せて行う機能を有す
る、前記ハザード処理ステージ（ＨＥ）内のホールド選
択手段と、１クロック周期内で動作すべき回路規模の増
加に応じて前記パイプライン処理性能が低下するのを回
避する手段として前記ホールド選択手段でパイプライン
段数を伸長させて前記レジスタフェッチステージ（Ｒ
Ｆ）から前記命令実行ステージ（ＥＸ）までをクロック
周期は一定のまま複数回のクロック周期に分けて処理す
ることにより、所定の命令群のうち最初の命令が前記命
令フェッチステージ（ＩＦ）で処理されてから最後の命
令が前記ライトバックステージ（ＷＢ）で処理されるま
での処理時間をハザード発生時には５クロック周期で、
非発生時には６クロック周期で前記パイプライン処理を
実行する機能をもつパイプライン制御手段とを備えるこ
とにある。

【００３０】また、前記ホールド選択手段は、前記ハザ
ード検出器の検出結果によりハザード要因が回避される
まで、前記命令フェッチステージ（ＩＦ）および前記レ
ジスタフェッチステージ（ＲＦ）を含めた全パイプライ
ンの任意のホールドを行う機能を有する。

【００３１】さらに、ハザード発生時には５クロック周
期で、非発生時には６クロック周期でパイプライン処理
を実行する機能を有する前記パイプライン制御手段は、
ハザード非発生時も前記ハザード処理ステージ（ＨＥ）
に命令を進めておき、ハザード発生と同時に前記ハザー
ド処理ステージ（ＨＥ）をハザード対応の選択状態にす
るだけで複数クロック周期に分けたハザード処理を実行
する機能を有することもできる。

【００３２】本発明のマイクロコンピュータの他の特徴
は、命令フェッチステージ（ＩＦ）、レジスタフェッチ
ステージ（ＲＦ）、命令実行ステージ（ＥＸ）、データ
フェッチステージ（ＤＦ）、ライトバックステージ（Ｗ
Ｂ）の順で命令の演算処理を行うパイプラインの基本構
成に基づき各々のパイプラインステージ毎に命令処理を
並列に実行する構成と、前記レジスタフェッチステージ
と前記命令実行ステージとの間に設けられ、かつデコー
ドされた命令の演算が実行不能時に発生するハザードの
要因検出時に前記パイプラインの一部として動作するハ
ザード処理ステージ（ＨＥ）とを備え、前記レジスタフ
ェッチステージ（ＲＦ）は、自身のステージ（ＲＦ）内
においてデコードされた命令と前記命令実行ステージ
（ＥＸ）で先行して演算処理されている命令との組み合
わせ、あるいは装置の資源確保等による動作条件の判定
を行い、自身のステージ（ＲＦ）内においてデコードさ
れた命令の正常処理を動作保証できないと判断した場合
に、ハザードとしてパイプライン演算処理の制御を１ク
ロック周期あるいはそれ以上の期間にわたる動作状態保
持の要求を発生するハザード検出器を自身のステージ
（ＲＦ）内部にさらに有し、前記ハザード検出器で前記
ハザードが検出されたときに、検出結果のハザード検出
信号に応答して、デコードされた前記命令の処理と前記
命令に対応する演算処理とを、前記並列に実行する構成
に基づきそれぞれ平行して前記動作状態保持の状態とす
る保持手段を前記ハザード処理ステージに備えることに
ある。

【００３３】本発明のさらに他の特徴は、命令フェッチ
ステージ（ＩＦ）、レジスタフェッチステージ（Ｒ
Ｆ）、命令実行ステージ（ＥＸ）、データフェッチステ
ージ（ＤＦ）、ライトバックステージ（ＷＢ）の順で命
令の演算処理を行うパイプラインの基本構成と、前記レ
ジスタフェッチステージ（ＲＦ）と前記命令実行ステー
ジ（ＥＸ）との間に設けられかつデコードされた命令の
演算が実行不能時に発生するハザードの要因検出時に前
記パイプラインの一部として動作するハザード処理ステ
ージ（ＨＥ）と、前記レジスタフェッチステージ（Ｒ
Ｆ）内に新たに設けるハザード検出器の検出結果により
前記ハザード処理ステージ（ＨＥ）、前記命令実行ステ
ージ（ＥＸ）それぞれのハザード対応機能を有効にする
か否かを選択するとともに先読みした前記命令フェッチ
ステージ（ＩＦ）および前記レジスタフェッチステージ
（ＲＦ）の処理をホールド状態にするか否かの選択も併
せて行う機能を有する、前記ハザード処理ステージ（Ｈ
Ｅ）内のホールド選択手段とを備え、前記ホールド選択
手段は、前記レジスタフェッチステージ（ＲＦ）の命令
デコーダで解読されたデコード情報を、ハザード発生時
にはハザードが解除されるまで保持し非発生時には次の
命令がデコードされるまで保持する第１および第２のハ
ザード処理レジスタと、前記ハザード非発生時には前記
ハザード検出器のハザード検出信号の非活性化に応答し
て前記デコード情報をそのまま選択し、前記ハザード発
生時には前記ハザード検出信号の活性化に応答して前記
第１のハザード処理レジスタの保持情報を選択し、選択
したそれぞれの情報を前記命令フェッチステージ（Ｉ
Ｆ）および前記レジスタフェッチステージ（ＲＦ）のパ
イプライン動作制御信号として出力する第１の選択器
と、前記ハザード検出信号の非活性化に応答して前記デ
コード情報をそのまま選択し、前記ハザード検出信号の
活性化に応答して前記第２のハザード処理レジスタの保
持情報を選択し、選択したそれぞれの情報を前記命令実
行ステージ（ＥＸ）の演算制御信号として出力する第２
の選択器と、前記レジスタフェッチステージ（ＲＦ）の
データ処理回路が出力する命令情報を保持する第３のハ
ザード処理レジスタと、前記ハザード検出信号の非活性
化に応答して前記データ処理回路出力の前記命令情報を
選択し、前記ハザード検出信号の活性化に応答して前記
第３のハザード処理レジスタの保持情報を選択し、選択
したそれぞれの情報を前記命令実行ステージ（ＥＸ）の
パイプラインレジスタに出力する第３の選択器とを備え
ることにある。

【００３４】また、前記ハザード検出信号の活性化によ
り、前記ハザード処理ステージ（ＨＥ）内の前記第１の
ハザード処理レジスタ、前記第２のハザード処理レジス
タおよび前記第３のハザード処理レジスタにそれぞれ保
持された情報をハザード検出後に選択することによりパ
イプラインステージ段数を可変することができる。

【００３５】さらに、前記ハザード処理ステージ（Ｈ
Ｅ）内の前記第１、前記第２および前記第３の選択器
は、前記ハザード発生時には前記第１のハザード処理レ
ジスタの保持情報と前記命令実行ステージ（ＥＸ）内に
も重複して保持されている情報であって前記第２のハザ
ード処理レジスタの保持情報および前記第３のハザード
処理レジスタの保持する命令情報をそれぞれ選択し、前
記ハザードが検出されなければ前記第１および前記第２
の選択器は前記デコード情報を選択し前記第３の選択器
は前記レジスタフェッチステージ（ＲＦ）からの命令情
報を選択して、前記第１、前記第２および前記第３のハ
ザード処理レジスタにそれぞれ格納した情報は選択せず
に無効とする機能を有する。

【００３６】さらにまた、前記ハザード検出器は、前記
ハザード検出ステージ（ＨＥ）をハザード状態が解除さ
れるまでの必要とする連続したクロック周期の期間だけ
保持状態にすることもできる。

【００３７】また、前記命令実行ステージ（ＥＸ）のパ
イプラインレジスタに格納する命令情報を前記レジスタ
フェッチステージ（ＲＦ）の演算処理結果によって選択
する場合に、前記ハザード発生後に前記命令実行ステー
ジ（ＥＸ）が前記ハザード処理ステージ（ＨＥ）の命令
を転送する手段として、前記レジスタフェッチステージ
（ＲＦ）にある、レジスタファイル構成の処理回路から
出力する２系統の情報のうち一方を選択する第４の選択
器と、前記処理回路による制御信号または前記制御信号
を格納するレジスタの出力情報をハザード検出信号によ
り選択して前記第４の選択器を制御するための制御信号
として出力する第５の選択器を前記ハザード処理ステー
ジ（ＨＥ）内にさらに備え、前記第４の選択器の出力信
号を、前記第３のハザード処理レジスタの入力信号と
し、かつ前記第３の選択器の一方の入力信号とすること
もできる。

【００３８】さらに、前記ハザードの発生要因となる命
令がデコードされた時点でハザード発生を予測し、前記
ハザード処理ステージ（ＨＥ）の動作設定を行う予測手
段として、前記ハザード検出器で前記ハザードの発生要
因となる命令がデコードされた場合に、次の命令をデコ
ードすることにより前記ハザード発生の有無によらずハ
ザード予測を行い、次のクロック周期で前記第１、前記
第２および前記第３のハザード処理レジスタにそれぞれ
の対応する情報の保持要求を行う予測制御信号を前記ハ
ザード検出器がさらに有する。

【００３９】さらにまた、前記ハザード検出器は、前記
ハザードの発生が無かった場合は、次のハザードの発生
要因となる命令がデコードされてハザード予測が発生す
るまで前記ハザード処理ステージ（ＨＥ）の動作を停止
させ、パイプライン動作が必要なときのみ選択的に前記
ハザード処理を動作させる機能を備える。

【００４０】また、前記ホールド選択手段は、マルチサ
イクル命令の場合にも次の命令をパイプラインに取り込
まないように、前記命令フェッチステージ（ＩＦ）を含
め命令の保持処理を実行する機能を備える。

【００４１】さらに、前記ホールド選択手段は、マルチ
サイクル命令実行時およびハザード発生時とも、前記命
令実行ステージ（ＥＸ）に保持すべき情報を前記命令実
行ステージ（ＥＸ）の入力に位置する前記ハザード検出
ステージ（ＨＥ）の前記第１，前記第２および前記第３
のハザード処理レジスタから供給する。

【００４２】

【発明の実施の形態】まず本発明の概要を説明すると、
本発明によるマイクロコンピュータは、複数のパイプラ
インステージを有して情報の処理を行なうマイクロコン
ピュータにおいて各々のパイプラインステージ毎に命令
処理を並列に実行し、パイプラインに格納されたレジス
タフェッチステージと命令実行ステージ間の部分に、ハ
ザード処理ステージを設けたものである。

【００４３】後述する図１に示した本発明によるマイク
ロコンピュータの構成からも明らかなように、レジスタ
フェッチステージ（ＲＦ）の情報を命令実行ステージ
（ＥＸ）に転送するという従来の構成に対し、本発明は
レジスタフェッチステージ（ＲＦ）の情報を保持するこ
とが出来、かつ、情報の転送および保持の選択を行う選
択器をハザード処理ステージ（ＨＥ）内に設けている。

【００４４】このハザード検出ステージ（ＨＥ）は、ハ
ザードが発生しない場合にはレジスタフェッチステージ
（ＲＦ）に格納された命令や情報等を、次のサイクルで
命令実行ステージ（ＥＸ）へと転送する一方、マルチサ
イクル命令の場合は次の命令をパイプラインに取り込ま
ないように、命令フェッチステージ（ＩＦ）を含め命令
の保持処理を実行する。

【００４５】ハザードが発生する場合には、ハザード要
因判定とレジスタフェッチステージ（ＲＦ）でのハザー
ド動作、および命令実行ステージ（ＥＸ）に情報が転送
されるのに対しそれを無効にするキャンセル動作で１サ
イクルを完了する。

【００４６】次のサイクルで、命令フェッチステージ
（ＩＦ）におけるハザード動作、分岐命令などの条件判
定を実行する。

【００４７】マルチサイクル命令実行時およびハザード
発生時には、命令実行ステージ（ＥＸ）の入力に位置す
るハザード検出ステージ（ＨＥ）に命令および情報を保
持するハザード処理レジスタによって、実行ステージに
保持すべき情報をハザード処理レジスタから供給するこ
とにより、マルチサイクル命令が実行可能になる。

【００４８】従って、１サイクル期間内に、レジスタフ
ェッチステージ（ＩＦ）において判定されたハザードの
発生から命令フェッチステージ（ＩＦ）および命令実行
ステージ（ＥＸ）における情報保持の制御を、クロック
が２サイクルの期間に亘り処理することが可能になる。
これは、一定のクロック周期で動作させる場合、ネック
になる回路の処理時間がそのクロック周期以上かかると
誤動作の原因になり、その回路を含めて正常な動作をさ
せる上で有利である。したがって、１サイクルの期間で
処理する構成に対してクロック周期を長く必要とする要
因を改善することが可能となり、マイクロコンピュータ
のパイプライン処理を高速化できるという発明である。

【００４９】次に、本発明の実施の形態を図面を参照し
ながらさらに詳細に説明する。図１は本発明のマイクロ
コンピュータにおける第１の実施形態を示すパイプライ
ン主要部の構成図である。図１を参照すると、本発明の
マイクロコンピュータは、命令フェッチステージ（Ｉ
Ｆ）、レジスタフェッチステージ（ＲＦ）、ハザード処
理ステージ（ＨＥ）、命令実行ステージ（ＥＸ）、デー
タフェッチステージ（ＤＦ）、およびライトバックステ
ージ（ＷＢ）を備える６ステージのパイプライン構成を
有する。

【００５０】命令フェッチステージ（ＩＦ）では命令フ
ェッチ処理を行ない、命令デコードや分岐処理はレジス
タフェッチステージ（ＲＦ）で行なうものとする。

【００５１】図１において、命令フェッチステージ（Ｉ
Ｆ）では、パイプラインレジスタ１０１（以下、ＩＦＰ
レジスタ１０１と称す）と、命令メモリ１１１と、この
命令メモリ１１１のアドレスを１サイクル毎に１ずつ加
算し、ＩＦＰレジスタ１０１とのループを可能にするこ
とによりプログラムカウンタを構成する加算器１２１
と、ＩＦＰレジスタ１０１および加算器１２１の出力信
号を入力する選択器１３１とを備える。

【００５２】レジスタフェッチステージ（ＲＦ）は、選
択器２３１と、パイプラインレジスタ２０１（以下、Ｒ
ＦＰレジスタ２０１と称す）と、処理回路（レジスタフ
ァイル）２１１と、命令デコーダ２２１と、デコードさ
れた信号とパイプラインで実行中の演算の条件からハザ
ード発生を判定するハザード検出器２４１とを備える。
このハザード検出器はあるクロックサイクルでハザード
を検出し、次のクロックサイクルでハザード信号を出力
するものとする。

【００５３】さらに、レジスタフェッチステージ（Ｒ
Ｆ）の次段に本発明で新たに設けたハザード処理ステー
ジ（ＨＥ）を有している。

【００５４】このハザード処理ステージ（ＨＥ）は、パ
イプラインレジスタ６０１（以下、ＨＯＰレジスタ６０
１と称す）、パイプラインレジスタ６２１（以下、ＨＥ
Ｃレジスタ６２１と称す）、パイプラインレジスタ６３
１（以下、ＨＲＣレジスタ６３１と称す）と、選択器６
１１、６４１、６５１とを備え、選択信号の切り換えに
より、ＨＯＰレジスタ６０１、ＨＥＣレジスタ６２１、
ＨＲＣレジスタ６３１の格納情報の選択ができる。

【００５５】命令実行ステージ（ＥＸ）は、パイプライ
ンレジスタ３０１（以下、ＥＸＰレジスタ３０１と称
す），パイプラインレジスタ３２１（以下、ＥＸＣレジ
スタ３２１と称す）と、演算器３１１とを備え、ＥＸＣ
レジスタタ３２１からの制御により、ＥＸＰレジスタ３
０１の情報を用いて演算器３１１が命令の演算処理を行
なう。

【００５６】データフェッチステージ（ＤＦ）は、パイ
プラインレジスタ４０１（以下、ＤＦＰレジスタ４０１
と称す），パイプラインレジスタ４２１（以下、ＤＦＣ
レジスタ４２１と称す）と、データメモリ４１１とを備
え、ＤＦＣレジスタ４２１からの制御により、ＤＦＰレ
ジスタ４０１の情報をデータメモリ４１１に記憶する。

【００５７】ライトバックステージ（ＷＢ）は、パイプ
ラインレジスタ５０１（以下、ＷＢＰレジスタ５０１と
称す），パイプラインレジスタ５２１（以下、ＷＢＣレ
ジスタ５２１と称す）と、レジスタファイル５１１とを
備え、ＷＢＣレジスタ５２１からの制御により、ＷＢＰ
レジスタ５０１の情報をレジスタファイル５１１に記憶
する。

【００５８】上述した構成からなるマイクロコンピュー
タのパイプライン制御における動作を説明する。

【００５９】再び図１を参照しながら、まず、ハザード
発生が検出されない場合について説明する。なお、以下
の説明では、信号線に付された符号（例えば命令デコー
ダ２２１の出力線に付されたＳ２２１）を信号名とす
る。従来のパイプラインおける演算処理と同様に、命令
フェッチステージ（ＩＦ）でＩＦＰレジスタ１０１にフ
ェッチされた命令は命令メモリ１１１に格納された後、
次のサイクルで選択器２３１を介してレジスタフェッチ
ステージ（ＲＦ）のＲＦＰレジスタ２０１に格納され
る。

【００６０】レジスタフェッチステージ（ＲＦ）の命令
デコーダ２２１により、ＲＦＰレジスタ２０１に格納さ
れた命令Ｓ２０１がデコードされ、そのデコード結果Ｓ
２２１を基にハザード検出器２４１によりハザードの有
り、無しを判定する。

【００６１】判定の結果、ハザードの発生が検出され
ず、マルチサイクルによる命令保持の要求等も発生しな
かった場合、その検出結果のハザード検出信号Ｓ２４１
が非活性化され、この信号Ｓ２４１に応答してハザード
処理ステージ（ＨＥ）の選択器６１１、６４１、６５１
は、レジスタフェッチステージ（ＲＦ）から転送される
情報Ｓ２１１、Ｓ２２１、Ｓ２２１をそれぞれ選択す
る。

【００６２】この選択により、レジスタフェッチステー
ジ（ＲＦ）のパイプラインは、次のサイクルで情報Ｓ２
１１、Ｓ２２１をハザード処理ステージ（ＨＥ）のＨＯ
Ｐレジスタ６０１、ＨＥＣレジスタ６２１、ＨＲＣレジ
スタ６３１に格納すると同時に、選択器６１１、６４１
で選択された情報Ｓ２１１，Ｓ２２１を命令実行ステー
ジ（ＥＸ）のＥＸＰレジスタ３０１、ＥＸＣレジスタ３
２１にも格納する。

【００６３】従って、レジスタフェッチステージ（Ｒ
Ｆ）に格納されている命令は、次のサイクルにハザード
処理ステージ（ＨＥ）、および命令実行ステージ（Ｅ
Ｘ）に二重化して格納されることになる。

【００６４】しかし、ハザードが判定されていない条件
では、ハザード処理ステージ（ＨＥ）の選択器６１１、
６４１、６５１はいずれもレジスタフェッチステージ
（ＲＦ）側の情報Ｓ２１１、Ｓ２２１、Ｓ２２１を入力
として選択するので、ハザード処理ステージ（ＨＥ）の
ＨＯＰレジスタ６０１、ＨＥＣレジスタ６２１、ＨＲＣ
レジスタ６３１に格納された情報は無効となる。

【００６５】命令実行ステージ（ＥＸ）に格納された情
報は、命令に沿って制御され、演算処理された情報は、
必要に応じて次のサイクル以降、データフェッチステー
ジ（ＤＦ）、ライトバックステージ（ＷＢ）へと処理が
伝達されることになる。

【００６６】その結果、ハザード発生が検出されない場
合は、従来の回路と同様のサイクルでパイプライン中の
演算処理が実行される。

【００６７】次に、ハザード発生が検出された場合の動
作について説明する。ハザード発生が検出された場合の
パイプライン動作であって、各パイプラインステージが
時間毎に実行する命令群の遷移図を示した図２を参照す
ると、パイプライン動作中の時間ｔ２において、レジス
タフェッチステージ（ＲＦ）で命令１がデコードされ
る。デコードされた命令１が、選択器６１１，６４１で
選択されて命令実行ステージ（ＥＸ）へ進み、時間ｔ３
に命令実行ステージ（ＥＸ）の演算処理によってフラグ
操作やメモリ資源の確保等の実行が行なわれる。

【００６８】その直後に、同じ時間ｔ３のレジスタフェ
ッチステージ（ＲＦ）において後続する命令２によって
分岐命令等が発行された場合、次の時間ｔ４でハザード
検出信号Ｓ２４１が出力され、この信号により命令２を
ＨＯＰレジスタ６０１，ＨＥＣレジスタ６２１，ＨＲＣ
レジスタ６３１に確保し、同時に命令２はＥＸＰレジス
タ３０１，ＥＸＣレジスタ３２１へ確保される。

【００６９】一方、ハザード検出信号Ｓ２４１に応答し
て選択器１３１およびＩＦＰレジスタ１０１の保持ルー
プと選択器２３１およびＲＦＰレジスタ２０１の保持ル
ープとでそれぞれ命令４および命令３がそれぞれＩＦＰ
レジスタ１０１およびＲＦＰレジスタ２０１に保持さ
れ、ＩＦＰレジスタ１０１には命令４が、ＲＦＰレジス
タ２０１には命令３が保持されてパイプラインが停止す
る。

【００７０】時間ｔ５において、ＨＯＰレジスタ６０１
およびＨＥＣレジスタ６２１に前の時間で確保された命
令２が選択器６１１，６４１を介してＥＸＰレジスタお
よびＥＸＣレジスタ３２１の命令２をキャンセルして書
き換えるとともに、ＲＦＰレジスタ２０１に保持された
命令３をＨＯＰレジスタ６０１に、命令３のデコード結
果をＨＥＣレジスタ６２１，ＨＲＣレジスタ６３１にそ
れぞれ確保する。

【００７１】時間ｔ４に命令デコーダ２２１でデコード
された命令３には分岐命令等が含まれていないので時間
ｔ５でパイプライン停止のハザード検出信号Ｓ２４１が
非アクティブとなるので、時間ｔ６においてＩＦＰレジ
スタ１０１には命令５が、ＲＦＰレジスタ２０１には命
令４がそれぞれ確保される。同時に、時間ｔ５でＲＦＰ
レジスタ２０１に保持されていた命令３は時間ｔ６でＨ
ＯＰレジスタ６０１およびＥＸＰレジスタ３０１に確保
されるとともに、命令デコーダ２２１の命令３出力もＨ
ＥＣレジスタ６２１およびＥＸＣレジスタ３２１にそれ
ぞれ確保され、ＥＸＣレジスタ３２１からの制御により
ＥＸＰレジスタ３０１の情報を用いて演算器３１１が演
算を実行する。

【００７２】上述したように、レジスタフェッチステー
ジ（ＲＦ）でのハザード動作および時間ｔ４で命令実行
ステージ（ＥＸ）に格納される命令２の情報に対しての
キャンセル処理を同一サイクル内に実行して１サイクル
期間内の動作を終了する。

【００７３】すなわち、従来のパイプライン構成で行わ
れていた時間ｔ３のサイクル内での命令フェッチステー
ジ（ＩＦ）への保持制御やレジスタフェッチステージ
（ＲＦ）のＲＥＰレジスタの保持制御までの回路動作を
伴なわない分、回路動作時間が短縮することになる。

【００７４】この動作を、各命令が時間毎に実行するパ
イプラインステージ群の遷移図を示して図３を参照する
と、時間ｔ３から時間ｔ４へのサイクルが移る際、レジ
スタフェッチステージ（ＲＦ）の命令２はハザード検出
により、通常命令実行ステージ（ＥＸ）に格納すべき情
報をハザード処理ステージ（ＨＥ）に退避し、後続の命
令３は命令フェッチステージ（ＩＦ）からレジスタフェ
ッチステージ（ＲＦ）に格納される。

【００７５】ハザードによる実行保留が解除される時間
ｔ５まで、ハザード検出により活性化されたＳ２４１に
応答して選択される命令３の制御信号Ｓ６３１が選択さ
れ、この選択結果の信号Ｓ６５１によりＲＦＰレジスタ
２０１の命令３が選択器２３１で選択される保持ループ
を経て、レジスタフェッチステージ（ＲＦ）に保持され
ることで、命令３の演算処理は継続が可能となる。

【００７６】また、時間ｔ４において、命令実行ステー
ジ（ＥＸ）のレジスタ３０１に格納された命令２はキャ
ンセルされた後、時間ｔ５においてハザード処理ステー
ジ（ＨＥ）のＨＯＰレジスタ６０１に格納された命令２
の情報を命令実行ステージ（ＥＸ）の入力として選択さ
れる。

【００７７】命令実行ステージ（ＥＸ）以降の演算処理
の手順は従来のパイプライン構成と同様に、各命令とも
１サイクル毎に実行が行われていく。

【００７８】この結果、ハザード要因を発生した命令２
に着目すると、演算処理の増大に備えてパイプラインの
ステージ数を一つ増やすという可変長パイプライン構成
を実現することにより、１サイクル期間中のステージ内
における演算処理を分割するという機能を実現できる。

【００７９】つまり、図２において、ハザード処理を要
するレジスタフェッチステージ（ＲＦ）の命令２は、次
の１クロック周期目でハザード処理ステージ（ＨＥ）に
格納され、続く２クロック周期目で命令実行ステージ
（ＥＸ）での演算処理を行うため、従来の１クロック周
期内でハザード判定から命令の演算処理全てを行う手法
に比べ、処理内容が同等でも動作周期を２倍とすること
で、処理量をそれぞれのクロック周期内に配分すること
が出来る。

【００８０】以上説明したように、本願発明によれば、
通常条件では従来と同様に命令フェッチステージ（Ｉ
Ｆ）、レジスタフェッチステージ（ＲＦ）、命令実行ス
テージ（ＥＸ）、データフェッチステージ（ＤＦ）、ラ
イトバックステージ（ＷＢ）の順で命令の演算処理を行
うという基本構成に基づき、ハザード要因が判定された
場合にパイプラインの一部として機能するハザード処理
ステージ（ＨＥ）を有することによる可変長パイプライ
ン構成とした。

【００８１】その結果、従来、１サイクル期間内の遅延
時間増大の要因となる動作を、２サイクルに分割して演
算処理することにより、１サイクル期間内における遅延
増大要因を改善することが可能となり、演算処理の高速
化による性能向上を実現した、パイプライン制御のマイ
クロプロセッサが提供される。

【００８２】なお、本発明が上記各実施例に限定され
ず、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。

【００８３】従って、ハザード発生が無い場合と比較す
ると、１クロック周期内に動作する回路規模を２段のパ
イプラインに分割し、他のステージを含めて全ての動作
の中で、このハザード処理に要する遅延時間が長く、そ
の遅延時間がマイクロコンピュータ全体の演算性能を制
約するという問題を排除することができる。

【００８４】さらには、本実施形態では、このハザード
処理の際にのみ動作するハザード処理ステージ（ＨＥ）
を用いることによって、ハザード発生時以外の１クロッ
ク周期内に動作する回路の遅延に影響を与えず、レジス
タフェッチステージ（ＲＦ）を単純に２段のパイプライ
ン化した場合の命令実行ステージ（ＥＸ）への命令発行
を１クロック遅くする性能低下も避けることが可能とな
る。

【００８５】その結果、命令実行ステージ（ＥＸ）から
命令フェッチステージ（ＩＦ）の動作を制御する分岐命
令の処理にも影響を及ぼさない。そのため、一定時間内
に処理可能な命令数を示す尺度としてのスループットの
性能を低下させるという問題は発生しない。

【００８６】さらには、ハザード処理の場合以外にパイ
プライン演算処理の動作を行うパイプラインステージ数
は増大しないため、ハザード検出の予測機能を付加する
ことにより、消費電力の増大を回避することが可能にな
る。

【００８７】本発明の他の実施の形態として、その基本
的構成は前述した通りであるが、ハザード処理ステージ
（ＨＥ）のＨＯＰレジスタ、ＨＥＣレジスタ、ＨＲＣレ
ジスタに格納する情報のハザード条件での入力選択制御
についてさらに工夫している。

【００８８】その構成を第２の実施の形態としてその構
成図を示した図４を参照すると、図１に示したパイプラ
イン構成との相違点は、ハザード処理ステージ（ＨＥ）
内に、処理回路２１２による制御信号Ｓ２１２を格納す
るＨＣＰレジスタ６６２と、制御信号Ｓ２１２およびＨ
ＣＰレジスタ６６２の出力をハザード検出器２４２のハ
ザード検出信号Ｓ２４２に応答して選択し、この選択し
た信号を選択信号Ｓ６８２として出力する選択器６８２
と、レジスタフェッチステージ（ＲＦ）の処理回路２１
２の出力ＲＦＤＡＴＡ１およびＲＦＤＡＴＡ２からなる
２系統の情報のうち一方を、選択信号Ｓ６８２に応答し
て選択する選択器６７２とをさらに付加して備え、選択
器６７２の出力がハザード処理ステージ（ＨＥ）のＨＯ
Ｐレジスタ６０２の入力となる構成を備えたことであ
る。

【００８９】前述したように、レジスタフェッチステー
ジ（ＲＦ）での演算処理結果が命令実行ステージ（Ｅ
Ｘ）のＥＸＰレジスタ３０２に格納されるのであるが、
命令の内容によっては、命令実行ステージ（ＥＸ）のＥ
ＸＰレジスタ３０２に格納する情報を、レジスタフェッ
チステージ（ＲＦ）での演算処理結果によって選択して
格納する必要があり、その選択機能が要求されることが
ある。

【００９０】その場合、ハザード発生後に、命令実行ス
テージ（ＥＸ）がハザード処理ステージ（ＨＥ）の命令
を転送する必要があり、選択器６７２はハザード発生前
のレジスタフェッチステージ（ＲＦ）の処理回路２１２
の出力Ｓ２１２を格納したハザード処理ステージ（Ｈ
Ｅ）のＨＣＰレジスタ６６２の条件に基づいて、ＨＯＰ
レジスタ６０２の入力を処理回路２１２の出力ＲＦＤＡ
ＴＡ１およびＲＦＤＡＴＡ２の中から選択することが可
能となる。

【００９１】この時の動作説明用タイミングチャートを
示した図５および図４を併せて参照すると、時間ｔ２で
ハザード要因が検出されハザード検出信号Ｓ２４２がハ
イレベルを出力し、処理回路２１２の２系統出力はＲＦ
ＤＡＴＡ１（Ｘ０，Ｘ１，Ｘ２，‥‥‥）およびＲＦＤ
ＡＴＡ２（Ｙ０，Ｙ１，Ｙ２，‥‥‥）を出力し、出力
信号Ｓ２１２は時間ｔ０，ｔ１まではＲＦＤＡＴＡ１の
状態値を選択するための信号を出力し、時間ｔ２では状
態値が変化してＲＦＤＡＴＡ１の状態値を選択するため
の信号を出力している。

【００９２】ハザード発生の時間ｔ２において、選択器
６８２はＨＣＰレジスタ６６２の出力を選択しており、
このレジスタには直前の時間ｔ１における処理回路２１
２出力である選択信号Ｓ２１２の状態値が保持されてい
る。図４ではＳ２１２ｔ２で変化してＲＦＤＡＴＡ１か
らＲＦＤＡＴＡ２選択へ変化しているにもかかわらずＳ
６６２がｔ３まで前のＲＦＤＡＴＡ１の状態を保持して
いることを示す。

【００９３】したがって、時間ｔ２の終了まで選択器６
７２の出力であるＨＥＤＡＴＡ１はＲＦＤＡＴＡ１の状
態値であるＸ０，Ｘ１，Ｘ２，‥‥‥を出力し、時間ｔ
２以降はＲＦＤＡＴＡ２の状態値であるＹ３，Ｙ４，Ｙ
５，‥‥‥を出力することを示す。

【００９４】ＨＯＰレジスタ６０２の出力であるＨＥＤ
ＡＴＡ２は、次のクロックで前の状態値を出力するの
で、ＲＦＤＡＴＡ１の状態値が１クロックシフトし時間
ｔ１からＸ０，Ｘ１，Ｘ２，‥‥‥を出力し、時間ｔ４
以降はＲＦＤＡＴＡ２の状態値であるＹ３，Ｙ４，Ｙ
５，‥‥‥を出力することを示す。

【００９５】命令実行ステージ（ＥＸ）のＥＸＰレジス
タ３０２の入力となるＥＸＤＡＴＡ入力は時間ｔ０，ｔ
１までは基本的な選択ルートによりＸ０，Ｘ１が選択さ
れ、時間ｔ２においてハザード要因が検出されたのでＨ
ＯＰレジスタ６０２に保持されたＸ１を選択し、時間ｔ
３以降は、またハザードが解除されたので基本的な選択
ルートに戻り、信号Ｓ６６２に基づきＨＥＤＡＴＡ２の
Ｙ３，Ｙ４Ｙ５，‥‥‥を選択して入力する。

【００９６】したがって、選択信号Ｓ２１２が時間ｔ２
において状態値変化をした場合でも、ＨＣＰレジスタ６
６２に保持されている、時間ｔ１の条件で選択すべき状
態値をハザード処理ステージ（ＨＥ）のＨＯＰレジス
タ、ＨＥＣレジスタ、ＨＲＣレジスタに格納することが
可能となる。

【００９７】この結果、レジスタフェッチステージ（Ｒ
Ｆ）から選択器を経由して命令実行ステージ（ＥＸ）の
パイプラインレジスタに情報を転送する構成のパイプラ
イン制御装置においても、ハザード条件時のハザード処
理ステージ（ＨＥ）での保持情報は、正しいレジスタフ
ェッチステージ（ＲＦ）の処理回路出力信号を選択する
ことができる。

【００９８】つまり、ＲＦステージの制御信号ＲＦＤＡ
ＴＡ１またはＲＦＤＡＴＡ２を選択しＥＸステージに出
力する場合、ハザード発生時には、その選択信号の状態
もＨＥステージに保持していなければ、ＨＥステージの
パイプラインレジスタＨＯＰレジスタ６０２の内容が間
違ってしまうからである。

【００９９】この手法は、レジスタフェッチステージ
（ＲＦ）から命令実行ステージ（ＥＸ）に転送される情
報が複数系統あり、その中から情報自身の状態によって
転送される情報の系統が選択される場合、その中の選択
情報全てを保持するためのパイプラインレジスタをハザ
ード処理ステージ（ＨＥ）に備え、情報選択の状態の判
定を再実行する場合に比べて、ハザード処理時の判定動
作の遅延を少なくすることができる。ここでいう状態判
定の再実行とは、ハザード発生時に、一度ＥＸステージ
で演算された命令をキャンセルする一方、次のクロック
周期以降で再度命令を実行する必要があり、状態値によ
る情報選択の判定等の動作内容はそのときの命令になる
ということである。

【０１００】さらに、上述したハザード処理時の判定動
作の遅延が少なくてすむというメリットに加え、選択信
号と選択された信号をそれぞれ保持しておくことで、レ
ジスタフェッチステージ（ＲＦ）からの出力信号全てを
保持しなくても済み、保持すべき情報量が少くすること
ができる構成となっている。したがって、レジスタフェ
ッチステージ（ＲＦ）の情報全てをハザード処理ステー
ジ（ＨＥ）に保持する場合に比べて、マイクロコンピュ
ータの小型化および低消費電力化に有利である。

【０１０１】上述の実施形態では、マイクロコンピュー
タのハザード処理時の判定動作の遅延が少なくてすむと
いう作用・効果を、レジスタフェッチステージ（ＲＦ）
から命令実行ステージ（ＥＸ）に転送される情報が複数
系統あり、その中から情報自身の状態によって転送され
る情報の系統が選択される場合、その中の選択情報を保
持するためのパイプラインレジスタをハザード処理ステ
ージ（ＨＥ）の選択器回路に備えることにより得てい
る。

【０１０２】一方、ハザードの発生が特定の命令の連続
した処理において起こることから、ハザード発生要因と
なる命令がデコードされた時点でハザード発生を予測
し、ハザード処理ステージの動作設定を行うという技術
思想を用いても得られる。

【０１０３】そのための構成を、第３の実施形態として
示す。本発明のマイクロコンピュータの第３の実施形態
の構成図を示した図６を参照すると、前述した第１の実
施形態との相違点は、ハザード検出器２４３から時刻ｔ
３，ｔ４期間ハザード予測信号Ｓ２４３Ｂを新たに生成
させ、この信号に応答して、ＨＯＰレジスタ６０３に処
理回路２１３の出力を保持させ、ＨＥＣレジスタ６２３
に命令デコーダ２２３のデコード結果を保持させ、さら
にＨＰＣレジスタ６３３にも命令デコーダ２２３のデコ
ード結果を保持させるようにしたことである。つまり、
上述した３つのレジスタをハザード予測信号Ｓ２４３Ｂ
により保持動作させている。

【０１０４】本実施形態の動作説明のための、パイプラ
インステージが時間毎に実行する命令群の遷移図を示し
た図７を参照すると、時間ｔ１に命令１、時間ｔ２に命
令２、時間ｔ３に命令３、時間ｔ４に命令４、時間ｔ５
に命令５がそれぞれ命令フェッチステージ（ＩＦ）に順
次フェッチされているものとする。

【０１０５】また、ハザード処理ステージ（ＨＥ）のＨ
ＯＰレジスタ６０３、ＨＥＣレジスタ６２３、ＨＲＣレ
ジスタ６３３は通常はクロックがマスクされて停止状態
に設定され、ハザード予測信号が出力されるとマスクが
解除され次のクロックでレジスタに命令の格納が行われ
るものとする。

【０１０６】時間ｔ２において命令１が命令デコーダ２
２３においてデコードされるとともに、そのデコード結
果からハザード予測信号Ｓ２４３が発生したとすると、
次の時間ｔ３においてこのハザード予測信号Ｓ２４３が
出力され、次の時刻ｔ４でこのハザード予測信号Ｓ２４
３に応答して、ＨＯＰレジスタ６０３、ＨＥＣレジスタ
６２３、ＨＲＣレジスタ６３３の情報読み込みが行われ
る。

【０１０７】さらに、時間ｔ４に検出されるハザード検
出信号Ｓ２４３に応答して、命令２の情報がハザード処
理ステージ（ＨＥ）のＨＯＰレジスタ６０３、ＨＥＣレ
ジスタ６２３、ＨＲＣレジスタ６３３から選択器６０
３，６２３，６３３で選択されて命令フェッチステージ
（ＩＦ）、レジスタフェッチステージ（ＲＦ）の選択器
１３３および２３３にそれぞれ出力され、かつ命令実行
ステージ（ＥＸ）のＥＸＰレジスタ６０３およびＥＸＣ
レジスタ３０３にも出力される。

【０１０８】時間ｔ５においては、ＥＸＰレジスタに読
み込まれた命令２が、演算処理によってフラグ操作やメ
モリ資源の確保等の実行を行なった直後に、同じ時間ｔ
３においてレジスタフェッチステージ（ＲＦ）で後続す
る命令３によって分岐命令等が発行された場合、レジス
タフェッチステージ（ＲＦ）でのハザード動作および時
間ｔ４で命令実行ステージ（ＥＸ）に格納される命令２
の情報に対してのキャンセル処理を同一サイクル内に実
行して１サイクル期間内の動作を終了する。

【０１０９】上述したように、このマイクロコンピュー
タでは、レジスタフェッチステージ（ＲＦ）のハザード
検出器２４３においてハザード発生要因となる命令がデ
コードされた場合に、次の命令デコード結果においてハ
ザード発生の有無によらずハザード予測を行い、次のサ
イクルでハザード処理ステージ（ＨＥ）のＨＯＰレジス
タ６０３、ＨＥＣレジスタ６２３、ＨＲＣレジスタ６３
３に情報の保持要求を行う機能を有する。

【０１１０】従って、次のサイクルで実際にハザードが
検出された場合の処理は上述した各実施形態と同様であ
るが、ハザードの発生が無かった場合は、次のハザード
発生要因となる命令がデコードされて、ハザード予測が
発生されるまでハザード処理ステージ（ＨＥ）の動作は
停止することにより、ハザード処理時の判定動作の遅延
が少なくてすむという作用・効果が得られ、本発明の目
的が達成される。

【０１１１】しかも、本実施例では、パイプライン動作
を必要時にのみハザード処理ステージを動作させるた
め、ハザード処理ステージ（ＨＥ）を常に動作させる場
合に比べて、よりマイクロコンピュータの低消費電力化
に有利という相乗的な効果を奏する。

【０１１２】

【発明の効果】以上説明したように、本願発明によれ
ば、通常条件では従来と同様に命令フェッチステージ
（ＩＦ）、レジスタフェッチステージ（ＲＦ）、命令実
行ステージ（ＥＸ）、データフェッチステージ（Ｄ
Ｆ）、ライトバックステージ（ＷＢ）の順で命令の演算
処理うという基本構成に基づき、レジスタフェッチステ
ージ（ＲＦ）の次のステージに、ハザード要因が判定さ
れた場合にパイプラインの一部として機能するハザード
処理ステージ（ＨＥ）を有することによる可変長パイプ
ライン構成とすることで、従来、１サイクル期間内の遅
延時間増大の要因となる動作を２サイクルに分割して演
算処理することにより、１サイクル期間内の遅延を増大
させる要因を改善することが可能となり、演算処理の高
速化による性能向上を実現した、パイプライン制御のマ
イクロプロセッサが提供される。

【０１１３】従って、ハザード発生が無い場合と比較し
て、１クロック周期内に動作する回路規模を２段のパイ
プラインに分割し、他のステージを含めて全ての動作の
中で、このハザード処理に要する遅延時間が長く、その
遅延時間がマイクロコンピュータ全体の演算性能を制約
するという問題を排除することができる。

【０１１４】また、このハザード処理の際にのみ動作す
るハザード処理ステージ（ＨＥ）を用いることによっ
て、ハザード発生時以外の１クロック周期内に動作する
回路の遅延に影響を与えず、レジスタフェッチステージ
（ＲＦ）を単純に２段のパイプライン化した場合の命令
実行ステージ（ＥＸ）への命令発行を１クロック遅くす
る性能低下も避けることが可能となり、命令実行ステー
ジ（ＥＸ）から命令フェッチステージ（ＩＦ）の動作を
制御する分岐命令の処理にも影響を及ぼさないため、一
定時間内に処理可能な命令数を示すスループットの性能
を低下させるという問題は発生しない。

【０１１５】さらに、ハザード処理の場合以外にパイプ
ライン演算処理に動作を行うパイプラインステージ数は
増大しないため、ハザード検出の予測機能を付加するこ
とにより、消費電力の増大を回避することが出来るとい
う効果もある。

【図面の簡単な説明】

【図１】本発明のマイクロコンピュータのパイプライン
の第１の実施の形態を示す構成図である。

【図２】第１の実施形態の各パイプラインステージが時
間毎に実行する命令群の遷移図である。

【図３】第１の実施形態の各命令が時間毎に実行するパ
イプラインステージ群の遷移図である。

【図４】第２の実施の形態を示す構成図である。

【図５】第２の実施の形態の動作を説明するためのタイ
ミングチャートである。

【図６】第３の実施の形態を示す構成図である。

【図７】第３の実施形態のパイプラインステージが時間
毎に実行する命令群の遷移図である。

【図８】従来のマイクロコンピュータのパイプラインを
示す構成図である。

【図９】従来のパイプラインステージが時間毎に実行す
る命令群の遷移図である。

【図１０】従来のパイプラインステージが時間毎に実行
する命令群の遷移図である。

【符号の説明】

１０１ ＩＦＰレジスタ １１１ 命令メモリ １２１ 加算器 １３１，２３１，６１１，６４１，６５１ 選択器 ２０１ ＲＦＰレジスタ ２１１ 処理回路 ２２１ 命令デコーダ ２４１ ハザード検出器 ３０１ ＥＸＰレジスタ ３１１ 演算器 ３２１ ＥＸＣレジスタ ４０１ ＤＦＰレジスタ ４１１ データメモリ ４２１ ＤＦＣレジスタ ５０１ ＷＢＰレジスタ ５１１ レジスタファイル ５２１ ＷＢＣレジスタ ６０１ ＨＯＰレジスタ ６２１ ＨＥＣレジスタ ６３１ ＨＲＣレジスタ ＤＦ データフェッチステージ ＥＸ 命令実行ステージ ＨＥ ハザード処理ステージ ＩＦ 命令フェッチステージ ＲＦ レジスタフェッチステージ ＷＢ ライトバックステージ

フロントページの続き (56)参考文献 特開2000−99328（ＪＰ，Ａ) 特開 平３−255529（ＪＰ，Ａ) 特開 平６−314196（ＪＰ，Ａ) 特開 平５−334081（ＪＰ，Ａ) 特開 平６−95872（ＪＰ，Ａ) 特開 平７−21022（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/38

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】 命令フェッチステージ（ＩＦ）、レジス
   タフェッチステージ（ＲＦ）、命令実行ステージ（Ｅ
   Ｘ）、データフェッチステージ（ＤＦ）、ライトバック
   ステージ（ＷＢ）の順で命令の演算処理を行うパイプラ
   インの基本構成と、前記レジスタフェッチステージ（Ｒ
   Ｆ）と前記命令実行ステージ（ＥＸ）との間に設けら
   れ、かつデコードされた命令の演算が実行不能時に発生
   するハザードの要因検出時に前記パイプラインの一部と
   して動作するハザード処理ステージ（ＨＥ）と、前記レ
   ジスタフェッチステージ（ＲＦ）内に新たに設けるハザ
   ード検出器の検出結果により前記ハザード処理ステージ
   （ＨＥ）および前記命令実行ステージ（ＥＸ）それぞれ
   のハザード対応機能を有効にするか否かを選択するとと
   もに先読みした前記命令フェッチステージ（ＩＦ）およ
   び前記レジスタフェッチステージ（ＲＦ）の処理をホー
   ルド状態にするか否かの選択も併せて行う機能を有す
   る、前記ハザード処理ステージ（ＨＥ）内のホールド選
   択手段と、１クロック周期内で動作すべき回路規模の増
   加に応じて前記パイプライン処理性能が低下するのを回
   避する手段として前記ホールド選択手段でパイプライン
   段数を伸長させて前記レジスタフェッチステージ（Ｒ
   Ｆ）から前記命令実行ステージ（ＥＸ）までをクロック
   周期は一定のまま複数回のクロック周期に分けて処理す
   ることにより、所定の命令群のうち最初の命令が前記命
   令フェッチステージ（ＩＦ）で処理されてから最後の命
   令が前記ライトバックステージ（ＷＢ）で処理されるま
   での処理時間をハザード発生時には５クロック周期で、
   非発生時には６クロック周期で前記パイプライン処理を
   実行する機能をもつパイプライン制御手段とを備えるこ
   とを特徴とするマイクロコンピュータ。
2. 【請求項２】 前記ホールド選択手段は、前記ハザード
   検出器の検出結果によりハザード要因が回避されるま
   で、前記命令フェッチステージ（ＩＦ）および前記レジ
   スタフェッチステージ（ＲＦ）を含めた全パイプライン
   の任意のホールドを行う機能を有する請求項１記載のマ
   イクロコンピュータ。
3. 【請求項３】 ハザード発生時には５クロック周期で、
   非発生時には６クロック周期でパイプライン処理を実行
   する機能を有する前記パイプライン制御手段は、ハザー
   ド非発生時も前記ハザード処理ステージ（ＨＥ）に命令
   を進めておき、ハザード発生と同時に前記ハザード処理
   ステージ（ＨＥ）をハザード対応の選択状態にするだけ
   で複数クロック周期に分けたハザード処理を実行する機
   能を有する請求項１記載のマイクロコンピュータ。
4. 【請求項４】 命令フェッチステージ（ＩＦ）、レジス
   タフェッチステージ（ＲＦ）、命令実行ステージ（Ｅ
   Ｘ）、データフェッチステージ（ＤＦ）、ライトバック
   ステージ（ＷＢ）の順で命令の演算処理を行うパイプラ
   インの基本構成に基づき各々のパイプラインステージ毎
   に命令処理を並列に実行する構成と、前記レジスタフェ
   ッチステージと前記命令実行ステージとの間に設けら
   れ、かつデコードされた命令の演算が実行不能時に発生
   するハザードの要因検出時に前記パイプラインの一部と
   して動作するハザード処理ステージ（ＨＥ）とを備え、
   前記レジスタフェッチステージ（ＲＦ）は、自身のステ
   ージ（ＲＦ）内においてデコードされた命令と前記命令
   実行ステージ（ＥＸ）で先行して演算処理されている命
   令との組み合わせ、あるいは装置の資源確保等による動
   作条件の判定を行い、自身のステージ（ＲＦ）内におい
   てデコードされた命令の正常処理を動作保証できないと
   判断した場合に、ハザードとしてパイプライン演算処理
   の制御を１クロック周期あるいはそれ以上の期間にわた
   る動作状態保持の要求を発生するハザード検出器を自身
   のステージ（ＲＦ）内部にさらに有し、前記ハザード検
   出器で前記ハザードが検出されたときに、検出結果のハ
   ザード検出信号に応答して、デコードされた前記命令の
   処理と前記命令に対応する演算処理とを、前記並列に実
   行する構成に基づきそれぞれ平行して前記動作状態保持
   の状態とする保持手段を前記ハザード処理ステージに備
   えることを特徴とするマイクロコンピュータ。
5. 【請求項５】 命令フェッチステージ（ＩＦ）、レジス
   タフェッチステージ（ＲＦ）、命令実行ステージ（Ｅ
   Ｘ）、データフェッチステージ（ＤＦ）、ライトバック
   ステージ（ＷＢ）の順で命令の演算処理を行うパイプラ
   インの基本構成と、前記レジスタフェッチステージ（Ｒ
   Ｆ）と前記命令実行ステージ（ＥＸ）との間に設けられ
   かつデコードされた命令の演算が実行不能時に発生する
   ハザードの要因検出時に前記パイプラインの一部として
   動作するハザード処理ステージ（ＨＥ）と、前記レジス
   タフェッチステージ（ＲＦ）内に新たに設けるハザード
   検出器の検出結果により前記ハザード処理ステージ（Ｈ
   Ｅ）、前記命令実行ステージ（ＥＸ）それぞれのハザー
   ド対応機能を有効にするか否かを選択するとともに先読
   みした前記命令フェッチステージ（ＩＦ）および前記レ
   ジスタフェッチステージ（ＲＦ）の処理をホールド状態
   にするか否かの選択も併せて行う機能を有する、前記ハ
   ザード処理ステージ（ＨＥ）内のホールド選択手段とを
   備え、前記ホールド選択手段は、前記レジスタフェッチ
   ステージ（ＲＦ）の命令デコーダで解読されたデコード
   情報を、ハザード発生時にはハザードが解除されるまで
   保持し非発生時には次の命令がデコードされるまで保持
   する第１および第２のハザード処理レジスタと、前記ハ
   ザード非発生時には前記ハザード検出器のハザード検出
   信号の非活性化に応答して前記デコード情報をそのまま
   選択し、前記ハザード発生時には前記ハザード検出信号
   の活性化に応答して前記第１のハザード処理レジスタの
   保持情報を選択し、選択したそれぞれの情報を前記命令
   フェッチステージ（ＩＦ）および前記レジスタフェッチ
   ステージ（ＲＦ）のパイプライン動作制御信号として出
   力する第１の選択器と、前記ハザード検出信号の非活性
   化に応答して前記デコード情報をそのまま選択し、前記
   ハザード検出信号の活性化に応答して前記第２のハザー
   ド処理レジスタの保持情報を選択し、選択したそれぞれ
   の情報を前記命令実行ステージ（ＥＸ）の演算制御信号
   として出力する第２の選択器と、前記レジスタフェッチ
   ステージ（ＲＦ）のデータ処理回路が出力する命令情報
   を保持する第３のハザード処理レジスタと、前記ハザー
   ド検出信号の非活性化に応答して前記データ処理回路出
   力の前記命令情報を選択し、前記ハザード検出信号の活
   性化に応答して前記第３のハザード処理レジスタの保持
   情報を選択し、選択したそれぞれの情報を前記命令実行
   ステージ（ＥＸ）のパイプラインレジスタに出力する第
   ３の選択器とを備えることを特徴とするマイクロコンピ
   ュータ。
6. 【請求項６】 前記ハザード検出信号の活性化により、
   前記ハザード処理ステージ（ＨＥ）内の前記第１のハザ
   ード処理レジスタ、前記第２のハザード処理レジスタお
   よび前記第３のハザード処理レジスタにそれぞれ保持さ
   れた情報をハザード検出後に選択することによりパイプ
   ラインステージ段数を可変する請求項５記載のマイクロ
   コンピュータ。
7. 【請求項７】 前記ハザード処理ステージ（ＨＥ）内の
   前記第１、前記第２および前記第３の選択器は、前記ハ
   ザード発生時には前記第１のハザード処理レジスタの保
   持情報と前記命令実行ステージ（ＥＸ）内にも重複して
   保持されている情報であって前記第２のハザード処理レ
   ジスタの保持情報および前記第３のハザード処理レジス
   タの保持する命令情報をそれぞれ選択し、前記ハザード
   が検出されなければ前記第１および前記第２の選択器は
   前記デコード情報を選択し前記第３の選択器は前記レジ
   スタフェッチステージ（ＲＦ）からの命令情報を選択し
   て、前記第１、前記第２および前記第３のハザード処理
   レジスタにそれぞれ格納した情報は選択せずに無効とす
   る機能を有する請求項５記載のマイクロコンピュータ。
8. 【請求項８】 前記ハザード検出器は、前記ハザード検
   出ステージ（ＨＥ）をハザード状態が解除されるまでの
   必要とする連続したクロック周期の期間だけ保持状態に
   する請求項５記載のマイクロコンピュータ。
9. 【請求項９】 前記命令実行ステージ（ＥＸ）のパイプ
   ラインレジスタに格納する命令情報を前記レジスタフェ
   ッチステージ（ＲＦ）の演算処理結果によって選択する
   場合に、前記ハザード発生後に前記命令実行ステージ
   （ＥＸ）が前記ハザード処理ステージ（ＨＥ）の命令を
   転送する手段として、前記レジスタフェッチステージ
   （ＲＦ）にある、レジスタファイル構成の処理回路から
   出力する２系統の情報のうち一方を選択する第４の選択
   器と、前記処理回路による制御信号または前記制御信号
   を格納するレジスタの出力情報をハザード検出信号によ
   り選択して前記第４の選択器を制御するための制御信号
   として出力する第５の選択器を前記ハザード処理ステー
   ジ（ＨＥ）内にさらに備え、前記第４の選択器の出力信
   号を、前記第３のハザード処理レジスタの入力信号と
   し、かつ前記第３の選択器の一方の入力信号とする請求
   項５記載のマイクロコンピュータ。
10. 【請求項１０】 前記ハザードの発生要因となる命令が
    デコードされた時点でハザード発生を予測し、前記ハザ
    ード処理ステージ（ＨＥ）の動作設定を行う予測手段と
    して、前記ハザード検出器で前記ハザードの発生要因と
    なる命令がデコードされた場合に、次の命令をデコード
    することにより前記ハザード発生の有無によらずハザー
    ド予測を行い、次のクロック周期で前記第１、前記第２
    および前記第３のハザード処理レジスタにそれぞれの対
    応する情報の保持要求を行う予測制御信号を前記ハザー
    ド検出器がさらに有する請求項５記載のマイクロコンピ
    ュータ。
11. 【請求項１１】 前記ハザード検出器は、前記ハザード
    の発生が無かった場合は、次のハザードの発生要因とな
    る命令がデコードされてハザード予測が発生するまで前
    記ハザード処理ステージ（ＨＥ）の動作を停止させ、パ
    イプライン動作が必要なときのみ選択的に前記ハザード
    処理を動作させる機能を備えた請求項１０記載のマイク
    ロコンピュータ。
12. 【請求項１２】 前記ホールド選択手段は、マルチサイ
    クル命令の場合にも次の命令をパイプラインに取り込ま
    ないように、前記命令フェッチステージ（ＩＦ）を含め
    命令の保持処理を実行する機能を備えた請求項５記載の
    マイクロコンピュータ。
13. 【請求項１３】 前記ホールド選択手段は、マルチサイ
    クル命令実行時およびハザード発生時とも、前記命令実
    行ステージ（ＥＸ）に保持すべき情報を前記命令実行ス
    テージ（ＥＸ）の入力に位置する前記ハザード検出ステ
    ージ（ＨＥ）の前記第１，前記第２および前記第３のハ
    ザード処理レジスタから供給する請求項５記載のマイク
    ロコンピュータ。