JP3180175B2 - 命令レベルの並列処理制御方法およびプロセッサ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理計算機等に
おける命令レベルの並列処理制御方法およびプロセッサ
に関する。

【０００２】

【従来の技術】データ処理計算機の技術が向上するにつ
れ、命令レベルの並列処理を行って処理速度を高め、こ
れにより性能を向上させる技術が一般的になっている。
このような命令レベルの並列処理制御方法の従来技術に
ついて、図１３〜１８に示した動作タイムチャートを用
いて説明する。ここで、説明で用いるプログラム列を図
４に示す。同図に示すように、プログラム列は図示順序
で実行される複数の命令１ｅ、１ｏ、２ｅ、２ｏ、３
ｅ、３ｏ、４ｅ、４ｏを含んでなり、１ｅと１ｏは並列
処理可能、１ｏと２ｅは並列処理不能、２ｅと２ｏは並
列処理不能、２ｏと３ｅは並列処理可能、３ｅと３ｏは
並列処理不能、３ｏと４ｅは並列処理可能、４ｅと４ｏ
は並列処理可能とする。

【０００３】（第１の従来例）第１の従来例は、図４の
プログラム列を実行させる際の命令レベルの並列処理可
否の判定を、命令をデコードするステージで行うもので
あり、その動作のタイムチャートを図１３に示す。

【０００４】図１３の横軸は時間の経過を示し、１枡が
１マシンサイクルに対応する。縦軸の枡は、ハードウェ
アの処理ステージを表し、ＰＣステージでは命令キャッ
シュの登録、ＩＦステージでは命令キャッシュの参照、
Ｄステージでは命令のデコードと発行、Ｅステージでは
演算器による演算等の命令実行を行う。図中の円は、Ｐ
ＣステージとＩＦステージでは命令フェッチ単位の命令
を示し、ＤステージとＥステージでは命令発行単位の命
令を表す。以後、動作のタイムチャートにおいては、２
つの命令をフェッチし、最大２つの命令を発行する例を
示すが、３つ以上の命令を並列処理する場合も同様であ
る。

【０００５】命令フェッチ１は、命令１ｅと命令１ｏか
らなり、マシンサイクル３０１、３０２と時間が経過す
るにつれて、ＰＣステージ、ＩＦステージのように処理
が進む。そして、マシンサイクル３０３にてＤステージ
に入ったところで、命令１ｅと命令１ｏが並列処理可能
か否か判定され、それらの命令は並列処理可能であるこ
とから、命令１ｅと命令１ｏが発行される。また、マシ
ンサイクル３０４では、命令フェッチ２がＤステージに
入り、命令２ｅと命令２ｏが並列処理不能であると判定
され、命令２ｅのみが発行されることになる。図におい
て、ハッチングされている命令が発行されていない命令
を表している。マシンサイクル３０５では、命令フェッ
チ３がＤステージに入り、命令２ｏと命令３ｅが並列処
理可能であると判定され、またマシンサイクル３０６で
は命令フェッチ４がＤステージに入り、命令３ｏと命令
４ｅが並列処理可能であると判定され、それぞれ発行さ
れる。

【０００６】（第２の従来例）第２の従来例は、命令レ
ベルの並列処理可否の判定を、命令レジスタとデコード
ステージの間に並列可否判定用のステージを追加し、そ
のステージで並列処理できるか否かを判定するものであ
り、その動作のタイムチャートを図１４に示す。

【０００７】同図に示すように、並列可否判定専用のＤ
１ステージが追加され、Ｄ２がデコードステージとなっ
ている。マシンサイクル４０３において、命令フェッチ
１がＤ１ステージに入り、命令１ｅと命令１ｏの並列処
理可否の判定が行われる。この例の場合は、並列可能で
あると判定され、命令１ｅと命令１ｏが発行される。つ
いで、マシンサイクル４０４では、命令フェッチ２がＤ
１ステージに入り、命令２ｅと命令２ｏが並列処理不能
であると判定されるから、命令２ｅのみが発行される。
以下、同様に、マシンサイクル４０５，４０６で、命令
２ｏと命令３ｅ、命令３ｏと命令４ｅが、それぞれ並列
処理可能であると判定されて発行される。

【０００８】（第３の従来例）第３の従来例は、第１の
従来例に加えてフェッチした命令を発行するまで保持し
ておく命令バッファを組み合わせたもので、命令バッフ
ァで命令をバッファした後、デコードを行うステージで
並列処理できるか否かを判定する競合判定を行うように
したものである。この従来例の動作のタイムチャートを
図１５に示す。

【０００９】図において、ＩＢＲステージは命令バッフ
ァが動作するステージである。図示のように、マシンサ
イクル１１０３において命令フェッチ１がＤステージに
入ったところで、命令１ｅと命令１ｏの並列処理の可否
が判定され、並列処理可能であると判定されて、命令１
ｅと命令１ｏが発行される。一方、マシンサイクル１１
０４では、命令フェッチ２がＤステージに入り、命令２
ｅと命令２ｏが並列処理不能であると判定され、命令２
ｅのみが発行される。以下、同様である。

【００１０】（第４の従来例）第４の従来例は、第２の
従来例に加えてフェッチした命令を発行するまで保持し
ておく命令バッファを組み合わせたもので、命令バッフ
ァで命令をバッファした後、命令レジスタとデコードス
テージの間に並列可否判定用のステージを追加したもの
である。図１６に第４の実施例の動作を表すタイムチャ
ートを示す。

【００１１】同図に示すように、第２実施例と同様、並
列可否判定専用のＤ１ステージが追加され、Ｄ２がデコ
ードステージとなっている。マシンサイクル１２０３に
おいて命令フェッチ１がＤ１ステージに入ると、命令１
ｅと命令１ｏの並列処理可否が判定され、その結果並列
処理可能と判定されて命令１ｅと命令１ｏが発行され
る。また、マシンサイクル１２０４では、命令フェッチ
２がＤ１ステージに入り、命令２ｅと命令２ｏが並列処
理不能であると判定され、命令２ｅのみが発行される。
以下、同様である。

【００１２】（第５の従来例）上記の第１から第４の従
来例は、いずれも命令レジスタから並列可否判定を行な
う方式であり、並列可否判定を行なった後に、命令の実
行が開始される方式である。

【００１３】第５の従来例は、特願昭６３−２８３６７
３や特願平５−７７９５に記載のように、命令キャッシ
ュに書き込む前に並列処理可否の競合判定を行なう方式
である。つまり、命令キャッシュに書き込む命令に対し
並列処理できるか否かを判定する並列可否判定部と、命
令キャッシュの中に並列可否の判定結果を登録しておく
判定結果登録部を持ち、命令キャッシュの読み出し時に
判定結果を同時に読み出し、その結果を用いて命令レベ
ルの並列処理を行なうものである。

【００１４】図１８に第５の従来例の動作タイムチャー
トを示す。同図に示すように、マシンサイクル５０２に
おいて命令フェッチ１が命令キャッシュから読み出さ
れ、同時に命令１ｅと命令１ｏが並列処理可能であると
いう判定結果が読み出される。そして、マシンサイクル
５０３において命令１ｅと命令１ｏが同時に発行され
る。また、マシンサイクル５０３では、命令フェッチ２
が命令キャッシュから読み出され、同時に命令２ｅと命
令２ｏが並列処理不能であるとという判定結果が読み出
され、マシンサイクル５０４で命令２ｅのみが発行され
る。そして、マシンサイクル５０５で命令２ｏのみが発
行される。

【００１５】このとき、命令２ｏと命令３ｅの間の並列
可否判定はされていない。したがって、命令２ｏと命令
３ｅは同時に発行されることはない。マシンサイクル５
０５では、命令フェッチ３が命令キャッシュから読み出
され、同時に命令３ｅと命令３ｏが並列処理不能である
という判定結果が命令キャッシュから読み出され、マシ
ンサイクル５０６、５０７において、それぞれ命令３ｅ
のみ、命令３ｏのみが発行される。

【００１６】

【発明が解決しようとする課題】しかしながら、上記従
来技術によれば、次のような問題がある。第１と第３の
従来例は、命令レジスタから並列可否判定を行ない、並
列可否判定を行なってから命令のデコードを開始し、実
行を開始するという一連の動作を１マシンサイクル内で
行わなければならないため、１マシンサイクルが長くな
り、動作周波数が下がってしまうという欠点がある。

【００１７】第２と第４の従来例は、並列可否判定用の
専用ステージを設けているから、動作周波数を下げずに
命令レベルの並列処理が可能である。しかし、専用ステ
ージの追加により分岐命令等の命令実行が遅くなり、そ
の分ペナルティが増加して性能が低下するとい欠点があ
る。

【００１８】このペナルティについて図１７を用いて説
明する。いま命令ｌｅが分岐命令であったとすると、マ
シンサイクル２００５で命令ｌｅを実行して分岐先の命
令アドレスを計算してから分岐先の命令フェッチを開始
する。そして、図示のように、分岐命令ｌｅを実行して
から分岐先命令が実行される迄、３マシンサイクルのペ
ナルティがかかってしまう。

【００１９】第５の従来例は、命令キャッシュに書き込
む前に並列可否判定を行なうようにしているから、動作
周波数を下げず、ステージも追加しなくてもすむから、
第１〜４の従来技術の問題は生じない。しかし、命令が
並列処理できるか否かを判定できるのは、命令キャッシ
ュの同一ライン内の命令に限られるという欠点がある。
つまり、命令キャッシュの異なるラインにある２つの命
令については、並列処理可否の判定ができないため、並
列処理できるケースが他の方式よりも減少し、処理速度
が劣る。例えば、図１３〜１６に示す第１〜４の従来例
においては、命令１ｅから命令３ｏの実行までに４マシ
ンサイクルですむのに対し、第５の従来例によれば、図
１８に示したように命令１ｅから命令３ｏの実行までに
５マシンサイクルかかっている。

【００２０】本発明は、連続して実行されるすべての命
令の組み合わせに対し、動作周波数を下げたり処理ステ
ージを新たに追加したりすることなく、命令レベルで並
列処理可能か否かの判定を行なうことができる命令レベ
ルの並列処理方法およびその方法を適用してなるプロセ
ッサを実現することを解決課題とする。

【００２１】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、フェッチした命令を発行するまで命令バ
ッファに実行順に保持しておき、その命令バッファから
実行順に複数の演算器用命令レジスタに命令を順次格納
し、それぞれの演算器用命令レジスタから対応する複数
の演算器に命令を同時に発行してそれらの複数の命令を
並列処理させるにあたり、前記複数の命令を並列処理さ
せるか否かを制御する命令レベルの並列処理制御方法に
おいて、前記命令バッファと前記演算器用命令レジスタ
に実行順に保持される未発行の命令のうち、次に発行さ
れる複数の演算器の数に対応する数の複数の命令につい
て、実行順が先の命令と後の命令とが並列処理可能か否
かを判定し、並列処理可能な場合はそれら複数の命令を
同時に発行し、並列処理不能な命令が有る場合は、当該
不能に係る命令より前の実行順の命令を発行し、当該不
能の命令とその後の実行順の命令の実質的発行を阻止す
る制御を行なうことを特徴とする。

【００２２】本発明は、フェッチされる命令が命令キャ
ッシュを介して命令バッファに格納される場合であっ
て、その命令キャッシュに命令が書き込まれる際に、命
令フェッチ単位に含まれる複数の命令について並列処理
可能か否かを判定し、その判定結果に基づいて複数の演
算器による並列処理を制御するように構成された命令レ
ベルの並列処理制御方法にも適用できる。

【００２３】この場合は、命令バッファと演算器用命令
レジスタに保持されている未発行の命令が演算器の数未
満のときは、命令キャッシュに書き込まれる際に判定し
た並列可否判定結果に基づいて並列処理の制御を行う。
また、命令バッファと演算器用命令レジスタに未発行の
命令が演算器の数以上保持されているときは、第２の並
列可否判定部の判定結果に基づいて、複数命令の並列処
理の実行を制御するもの命令バッファと演算器用命令レ
ジスタに未発行の命令が演算器の数以上保持されている
ときは、それらの未発行命令について並列処理可能か否
かを判定し、その判定結果に基づいて複数命令の並列処
理の実行を制御する。

【００２４】並列処理可否の判定結果が不能のときは、
実行順に従って並列処理不能の命令以降の命令について
の演算の実行を実質的に阻止する。この演算の実質的な
阻止は、演算結果の出力をゲートなどにより阻止するこ
とができる。

【００２５】

【作用】上記の解決手段によれば、命令バッファ又は演
算器用命令レジスタに格納されている次に発行される予
定の複数の命令に対して並列処理可否の判定を行い、並
列処理不能の場合は演算器の演算結果の出力を阻止する
ことにより、並列処理を制御していることから、命令レ
ジスタからは命令の発行のみを行えばよい。その結果、
デコードと並列処理可否の判定とを同一のマシンサイク
ルで行わずにすむから、動作周波数を低下させることが
ない。

【００２６】また、並列処理可否判定の専用ステージを
設ける必要がないから、分岐命令等の命令実行に伴うマ
シンサイクル増加を抑えることができる。

【００２７】さらに、命令バッファ又は演算器用命令レ
ジスタに格納されている次に発行される予定の複数の命
令に対し、一律に並列処理可否の判定を行えることか
ら、命令キャッシュに格納される命令フェッチ単位（１
ライン単位）の命令同士だけでなく、異なる命令フェッ
チ間の連続する２つの命令が並列処理可能か否かを判定
できる。その結果、並列処理できる連続する複数の命令
の全てについて、並列処理を実行させることができるか
ら、並列処理できるケースを増加させて、処理性能を向
上させることができる。

【００２８】つまり、命令レジスタの後で並列処理でき
るか否かを判定する必要がないため高い動作周波数を達
成することが可能となり、新しいステージを追加するこ
とによる性能低下も生じず、命令キャッシュの同一ライ
ン内でなければ並列可否判定できないといった制約もな
く、命令バッファに保持している命令に対し並列処理で
きるか否かを、命令レジスタの前で未発行のまま命令バ
ッファ又は演算器用命令レジスタの中に実行順序で並ん
でいるすべての命令に対し並列処理できるか否かを判定
することができる。

【００２９】一方、上記解決手段では、命令バッファと
演算器用命令レジスタに次に発行されるべき複数の命令
（演算器の数と同一の命令数）が保持されていないとき
は、並列処理可否の判定がてきないので、１命令ずつ逐
次発行されることになる。この点、命令キャッシュに書
き込む際に並列可否の判定を行うことを併せて行えば、
その判定結果を用いて、命令バッファと演算器用命令レ
ジスタに次に発行されるべき所定数の命令が保持されて
いないときでも、命令フェッチ単位で並列処理制御を行
うことが可能である。その結果、上記解決手段に比べて
並列処理を実行できる可能性を増やし、処理性能を向上
させることができる。

【００３０】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。 （第１実施例）図１〜７を用いて、本発明に係る命令レ
ベル並列処理を適用してなる第１の実施例のプロセッサ
を説明する。図１は、プロセッサのうち、命令レベル並
列処理に関係する主要部の全体構成を示し、図２，３
は、それぞれ主要部の詳細構成を示している。図４〜７
は、動作説明図である。

【００３１】図１は、本発明に係る命令レベル並列処理
を実施するに好適なプロセッサの主要部を示しており、
本実施例は２つの命令を並列に処理する場合の例であ
る。図示のように、メインメモリ１に格納されている命
令は、まず命令キャッシュ２に登録される。命令キャッ
シュ２に登録された命令の命令コードは、線１０２を介
してＦＩＦＯ方式の命令バッファ３に実行順に格納され
る。命令バッファ３に格納された命令コードは、最下段
の命令コードから順に線１０３を介して命令レジスタ４
に供給される。なお、プロセッサの起動初期等におい
て、命令レジスタ４に命令コードが格納されていない場
合は、命令バッファ３を介さず線１０２を介して直接、
命令キャッシュ２から命令レジスタ４に命令コードが供
給される。本実施例の命令レジスタ４は、第１演算器用
命令レジスタ５と、第２演算器用命令レジスタ６とを有
して構成される。第１演算器用命令レジスタ５は第１演
算器７に対応して設けられ、第２演算器用命令レジスタ
６は第２演算器８に対応して設けられている。各演算器
７，８は、入力部に命令コードのデコーダを有し、デー
コード結果に基づいて線１１０，１１１を介して必要な
データをレジスタ９から取り込んで演算を実行し、演算
結果を線１０８，１０９を介してレジスタ９に格納する
ように形成されている。

【００３２】本発明の特徴に係る並列可否判定部１０
は、判定対象の２つの命令コードを取り込み、それらの
命令の内容（加算、減算、乗算、分岐等の演算の種別）
及びそのレジスタ依存関係に基づいて、周知の方法によ
り並列処理可能か否かを判断し、その並列可否判定結果
Ｐａを線１０７を介してレジスタ９に出力する。並列可
否判定の対象となる２つの命令コードは、前サイクルの
並列可否判断において命令レジスタ５，６に格納された
２つの命令コードが、並列処理可能と判断された場合
と、不可能と判断された場合の２つのケースがある。

【００３３】前者のケースは、命令レジスタ５，６に格
納された２つの命令コードは、それぞれ演算器７，８に
供給されて演算が実行されるものである。そこで、その
次に実行すべき２つの命令コード、すなわち命令バッフ
ァ３の最下段の命令コード（例えば、図４に示した１
ｅ）と一段上の段の命令コード（例えば、１ｏ）との間
で並列処理可否の判定を行う。

【００３４】一方、後者のケースは、命令レジスタ５，
６に格納された２つの命令コードのうち、第２演算器用
命令レジスタ６に格納されている命令コードは発行され
ずに残っているので、前の演算サイクルで第２演算器用
命令レジスタ６に格納された命令コード（例えば、２
ｏ）と命令バッファ３の最下段の命令コード（例えば、
３ｅ）との間で並列処理可否の判定をする。

【００３５】上記２つのケースにおいて、判定対象の命
令コードは、それぞれ線１０３，１０４，１０６を介し
て並列可否判定部１０に入力される。

【００３６】なお、本実施例は、演算器を２つ有して２
命令を並列処理できる例であるが、本発明はこれに限ら
れるものではなく、演算器用命令レジスタと演算器をそ
れぞれ３つ以上設け、３以上の命令を並列処理するもの
に適用することができる。

【００３７】図２に、図１実施例における命令バッファ
３と命令レジスタ４の詳細な構成の一例を示す。図示の
ように、本例の命令バッファ３は６つのセレクタ１１〜
１６と、これに対応させて設けられたバッファレジスタ
２１〜２６を有して形成され、これにより６つの命令コ
ードを格納できるようになっている。本例の命令バッフ
ァ３は、基本的には周知の構成であり、例えば、命令バ
ッファ３のセレクタ１１は、線１０２の命令コード又は
バッファレジスタ２１の出力，バッファレジスタ２２の
出力、バッファレジスタ２３の出力の１つをセレクトし
て、バッファレジスタ２１に出力するようになってい
る。本例で、線１０２は２本の線１０２ａ，ｂからな
り、それらの線に２つのオペコード（例えば、図４のｌ
ｅ，ｌｏ）が実行順に乗るようになっている。また、他
のセレクタ１２〜１６もセレクタ１１と同様に形成され
ている。バッファレジスタ２１の出力は、線１０３を介
して命令レジスタ５，６及び並列可否判定部１０に送ら
れる。バッファレジスタ２２の出力は、線１０４を介し
て命令レジスタ６及び並列可否判定部１０に送られる。

【００３８】また、命令レジスタ４は、図２に示すよう
に、命令バッファ３と同様に２つのセレクタ１７，１８
と、これに対応して設けられたバッファレジスタ２７，
２８を有し、命令バッファ３の最下段を実質的に延長し
た形に形成されている。ここで、セレクタ１７とバッフ
ァレジスタ２７の組みが第１演算器用命令レジスタ５に
相当し、セレクタ１８とバッファレジスタ２８の組みが
第２演算器用命令レジスタ６に相当する。セレクタ１７
は、命令キャッシュ２に接続された線１０２と、第１演
算器用命令レジスタ５のバッファレジスタ２７と、第２
演算器用命令レジスタ６のバッファレジスタ２８の命令
コードをセレクトして、バッファレジスタ２７に出力す
る。同様に、セレクタ１８は、命令キャッシュ２に接続
された線１０２と、第２演算器用命令レジスタ６のバッ
ファレジスタ２８の命令コードをセレクトして、バッフ
ァレジスタ２８に出力する。

【００３９】このように形成される命令バッファ３と命
令レジスタ４によれば、命令キャッシュ２から実行順に
供給される命令コードは、第１演算器用命令レジスタ
５、第２演算器用命令レジスタ６、命令バッファ３の再
下段から上位段に向って、順次格納されることになる。
命令バッファ３と命令レジスタ４に有効な命令が格納さ
れている場合には、その命令を発行数に応じてバッファ
レジスタ２６，２５，……，２２，２１，２８，２７の
順に下方にシフトする。有効な命令が格納されていない
場合には、命令キャッシュ２からの命令コードを新たに
格納するように、セレクタ１１〜１８を制御する。

【００４０】命令バッファ３の最下段のバッファレジス
タ２１に格納されている命令コードは、線１０３を介し
て並列可否判定部１０に入力され、その上の段のバッフ
ァレジスタ２２に格納されている命令コードは、線１０
４を介して並列可否判定部１０に入力される。また、第
２演算器用命令レジスタ６のバッファレジスタ２８に格
納されている命令コードは、線１０６を介して並列可否
判定部１０に入力される。

【００４１】図３に、図１実施例における並列可否判定
部１０の詳細構成の一例を示す。図示のように、本実施
例の並列可否判定部１０は、第１命令用セレクタ３１
と、第２命令用セレクタ３２と、並列可否判定回路３３
と、並列可否判定結果セレクタ３４と、判定結果ラッチ
３５と、未発行命令数制御部３６とを有して形成されて
いる。

【００４２】第１命令用セレクタ３１は、線１０３，１
０６を介して入力される命令コードを、判定結果ラッチ
３５に格納されている前回の並列可否判定結果Ｐａに基
づいてセレクトする。つまり、Ｐａが”０”のときは前
回判定した２つの命令を並列処理しているので、命令バ
ッファ３の最下段の命令コード（線１０３）を選択す
る。Ｐａが”１”のときは前回判定した２つの命令を並
列処理していないので、第２演算器用命令バッファ６の
命令コード（線１０６）を選択する。

【００４３】これに合わせて、第２命令用セレクタ３２
は、線１０３，１０４を介して入力される命令コード
を、並列可否判定結果Ｐａに基づいてセレクトする。つ
まり、Ｐａが”０”のときは命令バッファ３の最下段の
上の段の命令コード（線１０４）を選択し、Ｐａが”
１”のときは命令バッファ３の最下段の命令コード（線
１０３）を選択する。

【００４４】並列可否判定回路３３は、セレクタ３１，
３２によりセレクトされた２つの命令コードが並列処理
可能か否かを判定する。この判定は、それらの命令の内
容（加算、減算、乗算等の演算の種別）及びそのレジス
タ依存関係に基づいて、周知の方法により並列処理可能
か否かを判断する。この判定結果Ｐｏは、前述と同様、
２命令が並列処理可能なときは”０”、並列処理不可能
なときは”１”とする。

【００４５】並列可否判定結果セレクタ３４は、並列可
否判定回路３３の出力である並列可否判定結果Ｐｏと論
理値”１”の一方を、未発行命令数制御部３６の出力１
１７に基づいてセレクトし、並列可否判定結果Ｐａとし
て出力する。判定結果ラッチ３５は、セレクタ３４の出
力Ｐａをラッチするものである。未発行命令数制御部３
６は、命令キャッシュ２から読み出せた命令数及び有効
な命令として発行できた命令数、すなわち並列可否判定
結果Ｐａを取り込み、これに基づいて命令バッファ３内
の未発行の命令数を算出して未発行命令数１１７を出力
する。セレクタ３４は未発行命令数１１７によってセレ
クト動作する。本実施例の場合、未発行命令数が”０”
個のときは、並列可否判定回路３３は無効な命令との間
で判定を行っているため”１”を選択し、Ｐａを並列処
理不能を示すものにする。また、未発行命令数が”１”
個以上のときは、並列可否判定回路３３の出力ＰｏをＰ
ａとするようにする。

【００４６】次に、このように構成される第１の実施例
の動作を説明する。命令レジスタ４は、命令バッファ３
に有効な命令コードが２つ以上保持されている場合、命
令バッファ３から線１０３を介してそれら２つの命令コ
ードを順次受け取り、先に実行すべき命令コードを第１
演算器用命令レジスタ５に、後に実行すべき命令コード
を第２演算器用命令レジスタ６にセットする。

【００４７】一方、命令バッファ３に有効な命令コード
が２つ以上保持されていない場合、命令レジスタ４は、
線１０２を介して命令キャッシュ２から２つの命令コー
ドを順次受け取り、上記と同様に実行順序の先のものか
ら第１演算器用命令レジスタ５と第２演算器用命令レジ
スタ６にセットする。

【００４８】次に、並列可否判定部１０の動作を説明す
る。まず、前サイクルで並列処理可能な２つの命令が発
行されたとき、判定結果ラッチ３５に”１”がラッチさ
れている。これにより、第１，２命令用セレクタ３１，
３２は、それぞれ線１０３、１０４の命令コードをセレ
クトする。つまり、命令バッファ３内の最下段とその上
の段の２つの命令の間で、並列可否の判定を行って並列
可否判定結果１１４を生成する。

【００４９】また、前サイクルで並列処理が不可能なた
め、１つの命令コードしか発行されなかったときは、未
発行の命令コードが第２演算器用命令レジスタ６に残っ
ており、また判定結果ラッチ３５に”０”がラッチされ
ている。これにより、第１，２命令用セレクタ３１，３
２は、それぞれ線１０６、１０３の命令コードをセレク
トする。つまり、第２演算器用命令レジスタ６に格納さ
れている命令コードと、命令バッファ３内の最下段の命
令コードとの間で、並列処理可否の判定を行って並列可
否判定結果Ｐｏを生成する。

【００５０】レジスタ９は、並列可否判定結果Ｐａに基
づいて、第２演算器８の演算結果をレジスタ９に書き込
む処理を制御する。つまり、２つの命令コードを発行し
て並列処理できた場合は、第１、２演算器７，８の結果
を線１０８，１０９を介してレジスタ９への書き込みを
許容し、１命令しか発行できなかったときは、入力部に
設けたゲート等を制御して、第２演算器８の演算結果の
みについてレジスタ９への書き込みを阻止する。これに
より、第２演算器用命令レジスタ８に格納されていた命
令の発行が実質的に阻止される。

【００５１】なお、上記の説明で、１命令しか発行され
なかったときは、第２演算器８の演算結果についてレジ
スタ９への書き込みを、レジスタ９の入力部においてゲ
ート等により阻止するものについて説明したが、これに
代えて第２演算器用命令レジスタ６から第２演算器８へ
の命令コードの供給を阻止するようにしてもよい。要
は、第２演算器用命令レジスタ６に格納されている命令
を実質的に実行させないようにすればよい。

【００５２】以上の動作を、図４に示した具体的なプロ
グラム例に基づいて説明する。図４に示すように、プロ
グラムは、命令１ｅ、１ｏ、２ｅ、２ｏ、……、４ｅ、
４ｏの順序で実行されるものとする。それぞれ、１ｅと
１ｏは並列処理可能、１ｏと２ｅは並列処理不能、２ｅ
と２ｏは並列処理不能、２ｏと３ｅは並列処理可能、３
ｅと３ｏは並列処理不能、３ｏと４ｅは並列処理可能、
４ｅと４ｏは並列処理可能となっているものとする。

【００５３】このようなプログラムを図１〜３に示した
プロセッサで処理した場合のタイムチャートを図５，６
に示す。それらの図において、横軸方向は、時間軸であ
り、１枡が１マシンサイクルに相当する。立軸方向は、
ハードウエアによる処理ステージを示している。

【００５４】ＰＣステージはメインメモリ１から命令キ
ャッシュ２への命令の登録、ＩＦステージは命令キャッ
シュ２の参照、Ｄステージは命令の発行と演算器７，８
における命令のデコード、Ｅステージでは演算器７，８
における演算等の命令の実行をそれぞれ行う。また、Ｉ
ＢＲステージは、６命令分の格納エリアを有する命令バ
ッファ３が動作するステージである。

【００５５】図５に示すように、命令フェッチ１，２，
３，４は、マシンサイクル６０２、６０３、６０４、６
０５…の順に、命令バッファ３に積まれていく。マシン
サイクル６０４において、命令バッファ３の最下段とそ
の上の段には、次に発行される命令コードとして命令コ
ード１ｅと命令コード１ｏが保持されている。このと
き、並列可否判定部１０の判定対象は命令コード１ｅ，
１ｏである。命令コード１ｅ，１ｏは並列処理できるこ
とから、並列可否判定部１０から並列可否判定結果Ｐａ
として”０”が出力される。

【００５６】これにより、マシンサイクル６０５におい
て、レジスタ９の動作により、命令コード１ｅと命令コ
ード１ｏが同時に第１，２演算器７，８に発行される。
つまり、第１，２演算器用レジスタ５，６からそれぞれ
対応する第１，２演算器７，８に供給され、デコードが
行われる。

【００５７】また、マシンサイクル６０５において、命
令バッファ３の最下段とその上の段には、次に発行され
る命令として命令コード２ｅと命令コード２ｏが保持さ
れている。このとき、並列可否判定部１０により命令コ
ード２ｅと命令コード２ｏは並列処理できないと判定さ
れる。その結果、マシンサイクル６０６において、命令
コード２ｅのみが有効な命令として実質的に発行され
る。

【００５８】一方、有効な命令として発行されないで第
２演算器用命令レジスタ６に残っている命令コード２ｏ
は、マシンサイクル６０６において、命令バッファ３の
最下段に格納されている命令３ｅとの間で、並列処理可
否の判定が行われ、並列処理可の判定結果Ｐａ（＝０）
が出力される。ついで、マシンサイクル６０７〜６０７
において、第２演算器用命令レジスタ６に残っている命
令コード２ｏが第１演算器用命令レジスタ５に転送され
ると同時に、第２演算器用命令レジスタ６に命令バッフ
ァ３の最下段に格納されていた命令コード３ｅが転送さ
れ、マシンサイクル６０７においてデコードされ、マシ
ンサイクル６０７においてそれらの命令２ｏ，３ｅが並
列処理により実行される。

【００５９】図６は、第１の実施例において図４のプロ
グラム列を実行させる際、命令バッファに未発行命令が
保持されていない時の動作を示すタイムチャートであ
る。マシンサイクル７０１、７０２、７０３、７０４、
７０５、７０６、７０７、７０８の順に時間が進んでい
く。

【００６０】命令バッファ３に未発行命令が保持されて
いないとき、命令フェッチ１は線１０２のパスを用いて
命令レジスタ５に送られるてしまうから、並列処理可否
の判定はできない。したがって、マシンサイクル７０
３、７０４では、命令１ｅ、命令１ｏが１命令ずつ発行
される。命令フェッチ２、３、４は、マシンサイクル７
０３、７０４、７０５のように、順に命令バッファ３に
積まれていく。マシンサイクル７０４において、命令バ
ッファ３の最下段とその上の段には、次に発行される命
令として命令２ｅと命令２ｏが保持されている。このと
きは、並列可否判定部１０の動作により命令２ｅと命令
２ｏは並列処理できないと判定され、マシンサイクル７
０５で命令２ｅのみが発行される。

【００６１】一方、マシンサイクル７０５においては、
命令バッファ３の最下段とその上の段には、次に発行さ
れる命令として命令２ｏと命令３ｅが保持されている。
このとき、並列可否判定部１０において命令２ｏと命令
３ｅが並列処理できると判定される。そして、マシンサ
イクル７０６でそれらの命令２ｏ、３ｅが発行される。
また、マシンサイクル７０６、７０７において、命令
バッファ３の最下段とその上の段には、次に発行される
命令として命令２ｏと命令３ｅ、及び命令３ｏと命令４
ｅが保持されている。このとき、並列可否判定部１０で
命令２ｏと命令３ｅ、命令３ｏと命令４ｅが並列処理で
きると判定され、それらの２つの命令が同時に発行され
ることになる。

【００６２】以上説明したように、第１の実施例によれ
ば、並列可否判定部１０を設け、命令バッファ３又は演
算器用の命令レジスタ４に格納されている次に発行され
る予定の２つの命令に対して並列処理可否の判定を行
い、並列処理不能の場合は第２演算器８の演算結果のレ
ジスタ９への書き込みを阻止することにより、並列処理
を制御していることから、命令レジスタからは命令の発
行のみを行えばよい。

【００６３】したがって、デコードと並列処理可否の判
定とを同一のマシンサイクルで行わずにすむから、動作
周波数を低下させることがない。

【００６４】また、並列処理可否判定の専用ステージを
設ける必要がないから、分岐命令等の命令実行に伴うマ
シンサイクル増加を抑えることができる。例えば、第
２，４の従来技術のように専用の並列可否判定ステージ
を設けた場合は、図２１を用いて説明したように、分岐
命令などにより３マシンサイクルのペナルティが発生し
たが、第１の実施例によれば図７に示すように、２マシ
ンサイクルのペナルティに低減できる。

【００６５】さらに、本実施例によれば、命令バッファ
３又は演算器用の命令レジスタ４に格納されている次に
発行される予定の２つの命令に対し、一律に並列処理可
否の判定を行えることから、第５の従来技術のように命
令キャッシュに格納される命令フェッチ単位（１ライン
単位）の命令同士だけでなく、異なる命令フェッチ間の
連続する２つの命令が並列処理可能か否かを判定でき
る。これにより、並列処理できる連続する２つの命令の
全てについて、並列処理を実行させることができるか
ら、並列処理できるケースを増加させて、処理性能を向
上させることができる。

【００６６】（第２実施例）図８〜１２を用いて、本発
明に係る命令レベル並列処理を適用してなる第２の実施
例のプロセッサを説明する。図８は、プロセッサのう
ち、命令レベル並列処理に関係する主要部の全体構成を
示し、図９，１０は、主要部の詳細構成を示している。
図１１，１２は、動作説明図である。

【００６７】前述した図１の実施例は、命令バッファ３
と命令レジスタ４に格納されている有効な２つの命令に
ついて並列処理可否の判定をする例であるから、命令バ
ッファ３と命令レジスタ４に有効な命令が２つ以上格納
されていない場合は適用できない。つまり、命令キャッ
シュ２から命令バッファ３と命令レジスタ４に転送され
ていない２つの命令間の並列処理可否は判定できない。

【００６８】本実施例は、そのような場合であっても、
並列処理可否を判定可能にするものであり、図８に示す
ように、図１実施例と同一構成の並列可否判定部Ａ４０
に加えて、並列可否判定部Ｂ４１と並列可否判定結果登
録部４２を設けた点が特徴であり、他の構成は図１実施
例と同一である。

【００６９】並列可否判定部Ｂ４１は、メインメモリ１
から命令キャッシュ２に転送される命令コードを取り込
み、命令フェッチ単位の２つの命令（命令キャッシュの
同一ラインに格納される２つの命令）について並列処理
可能か否かを判定し、その判定結果Ｐｂを線１２１を介
して並列可否判定結果登録部４２に登録するようになっ
ている。並列可否判定結果登録部４２に格納された並列
可否判定結果Ｐｂは線１２２を介して並列可否判定部Ａ
４０に転送されるようになっている。この転送タイミン
グは、並列可否判定結果Ｐｂに対応する命令フェッチが
命令キャッシュから命令レジスタ４に転送されるタイミ
ングである。

【００７０】並列可否判定部Ｂ４１及び並列可否判定結
果登録部４２のメモリ構成、書き込み、読み出し制御部
は、図９に示すように構成されている。並列可否判定部
Ｂ４１は図３に示した並列可否判定回路３３と同一に構
成されており、メインメモリ１から線１０１を介して２
つの命令コードを受け取り、前述と同様に、それらの２
つの命令の内容及びそのレジスタ依存関係に基づいて並
列処理可能か否かを判断し、その並列可否判定結果Ｐｂ
を線１２１を介して命令キャッシュ２内の並列可否判定
結果登録部４２に登録する。並列可否判定結果登録部４
２は、命令キャッシュ２の２つの命令に対応する１ビッ
トとして構成され、２つの命令が書き込まれる際に同時
に書き込まれ、またそれらの２つの命令が読み出される
ときに同時に読み出されるようになっている。

【００７１】並列可否判定結果Ｐｂを並列可否判定結果
登録部４２に登録する際、並列可否判定結果Ｐｂは、そ
のもととなる２つの命令コードと同一のエントリに登録
するようにする。これにより、次に命令キャッシュ２か
ら２つの命令が線１０２ａ，ｂに読み出される際に、そ
の２つの命令に対応する並列可否判定結果Ｐｂ１２２を
同時に読み出すことができる。

【００７２】なお、本実施例では、並列可否判定結果登
録部４２を命令キャッシュ２の中に設けた例を示してい
るが、これに限られるものではなく、判定結果Ｐｂを順
次登録可能なメモリであればよい。

【００７３】ここで、第２実施例の動作を説明する。命
令レジスタ４は、命令バッファ３に有効な命令が２つ以
上保持されているときは、線１０３を介してそられ２つ
の命令を受け取り、先に実行すべき命令を第１演算器用
命令レジスタ５に、後に実行すべき命令を第２演算器用
命令レジスタ６にセットする。なお、命令バッファ３に
有効な命令が２つ以上保持されていない場合は、命令キ
ャッシュ２から線１０２を介して２つの命令を受取る。

【００７４】並列可否判定部Ａ４０は、図１０に示すよ
うに構成されており、基本的な動作は図３の例と同様で
ある。つまり、命令バッファ３と命令レジスタ４に有効
な未発行命令が２つ以上格納されている場合は、現サイ
クルで命令バッファ３から発行される２つの命令が並列
処理可能か否か、又は第２演算器用命令レジスタ６に残
っている命令と命令バッファ３の最下段の命令が並列処
理可能か否かを判定し、その判定結果Ｐａを出力する。

【００７５】しかし、命令バッファ３と第２演算器用命
令レジスタ６に存在する有効な未発行命令の数が０又は
１のときは上記のような判定はできない。この場合、未
発行命令数制御部３６はセレクタ３４を制御して、並列
可否判定結果登録部４２から与えられる並列可否判定結
果Ｐｂを選択し、これを並列可否判定結果Ｐａとする。

【００７６】並列可否判定結果Ｐａを受けたレジスタ９
は、発行できた命令数に応じてレジスタ９への書き込み
を制御する。つまり、本実施例の場合は、Ｐａが”０”
の場合は２つの命令が発行できたのであるから、第１，
２演算器７，８の結果をレジスタ９に書き込み、Ｐａ
が”１”の場合は１つの命令しか発行できなかったので
あるから、第２演算器８の演算結果の書き込みを阻止す
る。

【００７７】図１１、図１２に示したタイムチャートに
より、第２の実施例の動作を説明する。図１１は、第２
の実施例により図４のプログラム列を実行させる場合で
あって、命令バッファ３および命令レジスタ４に未発行
命令が保持されているときの動作を示すタイムチャート
であり、並列処理可否の判定は専ら並列可否判定部Ａ４
０の機能により行われる。したがって、第１実施例の動
作と全く同一であり、図５のタイムチャートと同じであ
るから、説明を省略する。

【００７８】図１２は、第２の実施例により図４のプロ
グラム列を実行させる場合であって、命令バッファ３に
未発行命令が保持されていないときの動作を示すタイム
チャートであり、本実施例の特徴にかかるものである。
マシンサイクル９０１、９０２、…、９０８の順に時間
が進んでいく。命令フェッチ１、２は、命令バッファ３
に未発行命令が保持されていないため、線１０２のパス
を用いて命令レジスタ４に直接送られる。これと同時に
命令キャッシュ２の中の並列可否判定結果登録部４２か
ら対応する２つの命令の並列可否判定結果Ｐｂが読み出
され、並列可否判定部Ａ４０を介し、並列可否判定結果
Ｐａとしてレジスタ９に与えられる。例えば、命令フェ
ッチ１については、並列処理可能であるからマシンサイ
クル９０３で命令１ｅと命令１ｏが同時に発行される。
そして、命令フェッチ２については、並列処理不可能で
あるから、マシンサイクル９０４で命令２ｅのみが有効
な命令として実質的に発行される。一方、命令フェッチ
３、４は、それぞれマシンサイクル９０５、９０６で順
に命令バッファ３に積まれていく。マシンサイクル９０
５においては、命令バッファ３の最下段とその上の段
に、次に発行される命令として命令３ｅと命令３ｏが保
持されている。このとき、並列可否判定部Ａ４０におい
て、命令３ｅと命令３ｏは並列処理できないと判定さ
れ、マシンサイクル９０６で命令３ｅのみが有効な命令
として実質的に発行される。マシンサイクル９０６にお
いては、命令バッファ３の最下段とその上の段には、次
に発行される命令として命令３ｏと命令４ｅが保持され
ている。このとき、並列可否判定部Ａ４０で命令３ｏと
命令４ｅが並列処理できると判定され、マシンサイクル
９０７において命令３ｏ、４ｅが発行される。

【００７９】このようにして、第２の実施例によれば、
第１実施例と同様に、命令バッファ３と命令レジスタ４
に格納される２つの命令に対して並列可否の判定をする
ようにしているから、命令レジスタ４からは発行のみを
行えばよくなる。

【００８０】また、第１の実施例の場合、命令バッファ
３と命令レジスタ４に次に発行されるべき２つの命令が
保持されていないときは、並列処理可否の判定がてきな
いので、１命令ずつ逐次発行されることになる。この
点、第２の実施例では、命令バッファ３と命令レジスタ
４に次に発行されるべき２つの命令が保持されていない
ときでも、並列可否判定部Ｂ４１により命令キャッシュ
２に書き込む際に行った並列可否判定結果Ｐｂを用い
て、命令フェッチ単位で並列処理制御を行うことが可能
である。その結果、第２実施例によれば、第１実施例に
比べて、並列処理を実行できる可能性を増やし、処理性
能を向上させることができる。

【００８１】

【発明の効果】以上説明したように、本発明によれば、
動作周波数を落としたりステージを追加したりすること
なく、命令バッファに実行順序に並んでいるすべての命
令に対し並列処理できるか否かを判定することができる
から、処理速度を向上させて、性能を高めることができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例にかかるプロセッサの主
要部の構成図である。

【図２】第１の実施例の命令バッファと命令レジスタの
詳細を示す構成図である。

【図３】第１の実施例の特徴部である並列可否判定部の
詳細を示す構成図である。

【図４】並列処理対象のプログラムの一例を示す。

【図５】第１の実施例の並列処理動作の一例を説明する
タイムチャートである。

【図６】第１の実施例の並列処理動作の他の例を説明す
るタイムチャートである。

【図７】第１の実施例の分岐命令に対する動作を説明す
るタイムチャートである。

【図８】本発明の第２の実施例にかかるプロセッサの主
要部の構成図である。

【図９】第２の実施例にかかる並列可否判定部Ｂ４１と
並列可否判定結果登録部４２の詳細を説明する図であ
る。

【図１０】第２の実施例の特徴部である並列可否判定部
Ａの詳細を示す構成図である。

【図１１】第２の実施例の並列処理動作の一例を説明す
るタイムチャートである。

【図１２】第２の実施例の並列処理動作の他の一例を説
明するタイムチャートである。

【図１３】第１の従来例の並列処理動作を説明するタイ
ムチャートである。

【図１４】第２の従来例の並列処理動作を説明するタイ
ムチャートである。

【図１５】第３の従来例の並列処理動作を説明するタイ
ムチャートである。

【図１６】第４の従来例の並列処理動作を説明するタイ
ムチャートである。

【図１７】第４の従来例の分岐命令に対する動作を説明
するタイムチャートである。

【図１８】第５の従来例の並列処理動作を説明するタイ
ムチャートである。

【符号の説明】

１ メインメモリ ２ 命令キャッシュ ３ 命令バッファ ４ 命令レジスタ ５ 第１演算器用命令レジスタ ６ 第２演算器用命令レジスタ ７ 第１演算器 ８ 第２演算器 ９ レジスタ １０ 並列可否判定部 １１〜１８ セレクタ ２１〜２８ バッファレジスタ ３１ 第１命令用セレクタ ３２ 第２命令用セレクタ ３３ 並列可否判定回路 ３４ 並列可否判定結果セレクタ ３５ 判定結果ラッチ ３６ 未発行命令数制御部 ４０ 並列可否判定部Ａ ４１ 並列可否判定部Ｂ ４２ 並列可否判定結果登録部

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−88892（ＪＰ，Ａ) 特開 平３−141429（ＪＰ，Ａ) 特開 平４−96825（ＪＰ，Ａ) 特開 平２−130634（ＪＰ，Ａ) 特開 平７−105002（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/38

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 フェッチした命令を発行するまで命令バ
   ッファに実行順に保持しておき、その命令バッファから
   実行順に複数の演算器用命令レジスタに命令を順次格納
   し、それぞれの演算器用命令レジスタから対応する複数
   の演算器に命令を同時に発行してそれらの複数の命令を
   並列処理させるにあたり、前記複数の命令を並列処理さ
   せるか否かを制御する命令レベルの並列処理制御方法に
   おいて、前記命令バッファと前記演算器用命令レジスタ
   に実行順に保持される未発行の命令のうち、次に発行さ
   れる複数の演算器の数に対応する数の複数の命令につい
   て、実行順が先の命令と後の命令とが並列処理可能か否
   かを判定し、並列処理可能な場合はそれら複数の命令を
   同時に発行し、並列処理不能な命令が有る場合は、当該
   不能に係る命令より前の実行順の命令を発行し、当該不
   能の命令とその後の実行順の命令の実質的発行を阻止す
   る制御を行なうことを特徴とする命令レベルの並列処理
   制御方法。
2. 【請求項２】 フェッチした命令を発行するまで命令キ
   ャッシュを介して命令バッファに実行順に保持してお
   き、その命令バッファから実行順に複数の演算器用命令
   レジスタに命令を順次格納し、それぞれの演算器用命令
   レジスタから対応する複数の演算器に命令を発行してそ
   れらの複数の命令を並列処理させるにあたり、前記命令
   キャッシュに書き込まれる際に、実行順に従って複数の
   命令について並列処理可能か否かを判定し、その判定結
   果を前記命令キャッシュに登録し、前記命令バッファと
   前記演算器用命令レジスタに実行順に保持される未発行
   の命令のうち、次に発行される複数の演算器の数に対応
   する数の複数の命令について、前記判定結果に基づいて
   並列処理可能な場合はそれら複数の命令を同時に発行
   し、並列処理不能な命令が有る場合は、当該不能に係る
   命令より前の実行順の命令を発行し、当該不能の命令と
   その後の実行順の命令の実質的発行を阻止する制御を行
   なうことを特徴とする命令レベルの並列処理制御方法。
3. 【請求項３】 フェッチした命令を発行するまで実行順
   に保持する命令バッファと、その命令バッファから実行
   順に命令が格納される複数の演算器用命令レジスタと、
   それぞれの演算器用命令レジスタに対応させて設けられ
   それぞれの演算器用命令レジスタから発行される命令を
   それぞれ実行する複数の演算器と、それらの複数の演算
   器に発行される複数の命令が並列処理可能か否かを判定
   し、その判定結果に基づいて前記複数の命令の並列処理
   を制御する並列可否判定部を備えたプロセッサにおい
   て、前記並列可否判定部は、前記命令バッファと前記演
   算器用命令レジスタに実行順に保持される未発行の命令
   のうち、次に発行される複数の演算器の数に対応する数
   の複数の命令について、実行順が先の命令と後の命令と
   が並列処理可能か否かを判定し、並列処理可能な場合は
   それら複数の命令を同時に発行し、並列処理不能な命令
   が有る場合は、当該不能に係る命令より前の実行順の命
   令を発行し、当該不能の命令とその後の実行順の命令の
   実質的発行を阻止する制御を行なうことを特徴とするプ
   ロセッサ。
4. 【請求項４】 フェッチした命令を格納する命令キャッ
   シュと、その命令キャッシュからフェッチした命令を発
   行するまで実行順に保持する命令バッファと、その命令
   バッファから実行順に命令が格納される複数の演算器用
   命令レジスタと、それぞれの演算器用命令レジスタに対
   応させて設けられそれぞれの演算器用命令レジスタから
   発行される命令をそれぞれ実行する複数の演算器と、そ
   れらの複数の演算器に発行される複数の命令が並列処理
   可能か否かを判定し、その判定結果に基づいて前記複数
   の命令の並列処理を制御する並列可否判定部を備えたプ
   ロセッサにおいて、前記並列可否判定部は、前記命令キ
   ャッシュに書き込まれる複数の命令について並列処理可
   能か否かを判定する第１の並列可否判定部と、前記命令
   バッファと前記演算器用命令レジスタに保持される未発
   行の命令について並列処理可能か否かを判定する第２の
   並列可否判定部とを備えてなり、前記命令バッファと前
   記演算器用命令レジスタに保持されている未発行の命令
   が前記演算器の数未満のときは、前記第１の並列可否判
   定部の判定結果に基づき、前記命令バッファと前記演算
   器用命令レジスタに未発行の命令が前記演算器の数以上
   保持されているときは、第２の並列可否判定部の判定結
   果に基づいて、並列処理可能な場合はそれら複数の命令
   を同時に発行し、並列処理不能な命令が有る場合は、当
   該不能に係る命令より前の実行順の命令を発行し、当該
   不能の命令とその後の実行順の命令の実質的発行を阻止
   する制御を行なうものであることを特徴とするプロセッ
   サ。