JP3534987B2

JP3534987B2 - 情報処理装置

Info

Publication number: JP3534987B2
Application number: JP28708197A
Authority: JP
Inventors: 博司川野; 岳夫浅川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-10-20
Filing date: 1997-10-20
Publication date: 2004-06-07
Anticipated expiration: 2017-10-20
Also published as: JPH11119998A; US6141746A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、情報処理装置に
関し、詳細には、複数のレジスタをソースオペランドと
する命令を解読するとともにその解読結果に応じて実行
ユニットをディスパッチする情報処理装置に関する。

【０００２】近年、半導体製造技術の進歩によりマイク
ロプロセッサの処理能力が向上している。その代表的な
アーキテクチャとして、ＶＬＩＷ（ＶｅｒｙＬｏｎｇ
ＩｎｓｔｒｕｃｔｉｏｎＷｏｒｄ）とスーパースカ
ラとが挙げられる。これらのアーキテクチャを採用した
プロセッサでは、複数のパイプラインを用いて複数の処
理を同時に実行させることができる。ところが、パイプ
ライン構造をもつプロセッサにおいては、各パイプライ
ンについて逐次的に処理を実行することから、命令処理
を高速化するには、パイプラインの数を増やす必要があ
った。

【０００３】

【従来の技術】例えば、スーパースカラ型のプロセッサ
において、情報処理装置が命令を実行する場合には、多
くの命令により主記憶装置上のデータがソースオペラン
ドとして参照される。各々の命令から主記憶装置上のデ
ータアドレスを生成する方式としては、ベースレジス
タ、インデックスレジスタ、ディスプレースメントの３
値を加算して生成する方式が一般的である。

【０００４】ここで、従来の構成について説明する。図
１６は、上記方式を採用した情報処理装置のブロック構
成を模式的に示している。図１６において、命令ＣＭＤ
は、ＯＰ（オペランド）コード，レジスタ番号１がオペ
ランド１であることを示す値Ｒ１，ベースレジスタ番号
を示す値Ｂ２，インデックスレジスタ番号の値Ｘ２，デ
ィスプレースメントの値Ｄ２より構成される。

【０００５】情報処理装置は、図１６に示すように、レ
ジスタファイル９１、ラッチ９２，９３，９４、およ
び、加算器９５より構成される。レジスタファイル９１
は、ベースレジスタ番号の値Ｂ２，インデックスレジス
タ番号の値Ｘ２をそれぞれ読み取り、さらに後段のラッ
チ９３，９４に出力する。

【０００６】ラッチ９２は、命令ＣＭＤから直接ディス
プレースメントの値Ｄ２を読み込んでつぎのタイミング
で加算器９５に出力する。ラッチ９３，９４は、それぞ
れレジスタファイル９１からベースレジスタ番号の値Ｂ
２，インデックスレジスタ番号の値Ｘ２を読み込んでつ
ぎのタイミングで加算器９５に出力する。

【０００７】ここで、ラッチ９２は命令ＣＭＤの情報を
直接取り込むが、ラッチ９３，および９４は、命令ＣＭ
Ｄの情報をレジスタファイル９１を介してから取り込む
ことになる。加算器９５は、ラッチ９２，９３および９
４に保持された値をすべて取り込んで加算して、主記憶
装置上のデータアドレスを生成する。

【０００８】図１６に示した構成においては、ひとつの
命令ＣＭＤに対してレジスタファイル９１の読み出しポ
ートが一組（２つ）設けられている。もし複数の命令を
同時に処理する場合には、レジスタファイル９１に設け
られた一組の読み出しポートを用いて逐次的に処理を実
行すればよいが、その分処理が遅延する。

【０００９】そこで、処理の高速化を図るためには、同
時処理する命令数に応じてレジスタファイル９１の読み
出しポートの組数を増設することが考えられる。同時処
理する命令数が例えば３つある場合には、レジスタファ
イル９１の読み出しポートを３倍の三組設ければよい。
これはレジスタ読み出しのデータパスも３倍となる。以
下にその構成について説明する。

【００１０】命令処理を高速に実行するために、複数命
令を同時解読および実行する情報処理装置においては、
図１６の構成による一般的な命令形式の命令実行にハー
ドウェアを適合させるため、ベースレジスタおよびイン
デックスレジスタのための読み取りポートを同時解読す
る命令数だけ備えるのが一つの解決方法である。

【００１１】図１７は従来例による情報処理装置のハー
ドウェア構成を示すブロック図である。図１７に示した
情報処理装置では、ラッチ構成が説明上省略して示され
ている。この情報処理装置では、命令レジスタ９６Ａ，
９６Ｂ，９６Ｃにそれぞれ命令が格納されている。レジ
スタファイル９１には、各命令レジスタ９６Ａ，９６
Ｂ，９６Ｃから読み出された命令が取り込まれる。すな
わち、各命令レジスタ９６Ａ，９６Ｂ，９６Ｃからはベ
ースレジスタ番号の値とインデックスレジスタ番号の値
とがペアで読み出される。このため、命令レジスタ９６
Ａ，９６Ｂおよび９６Ｃとレジスタファイル９１との間
には、図１６の構成と比べて３倍のパイプラインが設け
られたことになる。

【００１２】レジスタファイル９１は、レジスタ群９１
Ａ，選択回路９１Ｂなどを備えている。このレジスタフ
ァイル９１では、レジスタの数をｎ（ｎは自然数）個と
した場合、読み出しを必要とするポート数にｎを乗じた
数だけのデータパスが必要となる。したがって、レジス
タ群９１Ａと選択回路９１Ｂとは、必要なデータパスで
接続される。

【００１３】選択回路９１Ｂは、レジスタ群９１Ａから
データパスを介して読み出された各命令のベースレジス
タ番号の値およびインデックスレジスタ番号の値を取り
込んで、それぞれに対応する加算器９５Ａ，９５Ｂ，９
５Ｃを選択して出力する。

【００１４】加算器９５Ａは、命令レジスタ９６Ａの命
令に対応しており、ベースレジスタ，インデックスレジ
スタおよびディスプレースメントの全３値を加算してデ
ータアドレスを求める。加算器９５Ｂは、命令レジスタ
９６Ｂの命令に対応しており、ベースレジスタ，インデ
ックスレジスタおよびディスプレースメントの全３値を
加算してデータアドレスを求める。加算器９５Ｃは、命
令レジスタ９６Ｃの命令に対応しており、ベースレジス
タ，インデックスレジスタおよびディスプレースメント
の全３値を加算してデータアドレスを求める。

【００１５】以上の構成によれば、図１７のレジスタフ
ァイル９１の読み取りポート数は、前述した図１６の読
み取りポート数と比べて３倍になっている。したがっ
て、図１７のレジスタファイル９１は、命令レジスタ９
６Ａ，９６Ｂおよび９６Ｃから同時に３つの命令を読み
出すことになる。すなわち、レジスタファイル９１で
は、命令レジスタ９６Ａ，９６Ｂ，９６Ｃからそれぞれ
ベースレジスタ番号の値とインデックスレジスタ番号の
値とが読み出されると、それぞれの値がレジスタ群９１
Ａから取り出される。

【００１６】そして、レジスタ群９１Ａから読み出され
た値はデータパスを介して選択回路９１Ｂに送られた
後、選択回路９１Ｂに命令別に接続される加算器９５
Ａ，９５Ｂ，９５Ｃにそれぞれ出力される。加算器９５
Ａ，９５Ｂ，９５Ｃでは、選択回路９１Ｂから入力され
た値（ベースレジスタ番号の値とインデックスレジスタ
番号の値）と各命令レジスタ９６Ａ，９６Ｂ，９６Ｃか
ら直接入力された図示せぬディスプレースメントの値と
が加算される。その加算結果がデータアドレスとなる。

【００１７】なお、この種の近似技術として、例えば、
特開昭６１−２８３９３０号公報，特開平３−２４５２
２３号公報，同４−５４６３８号公報および同５−１９
７５４７号公報がある。

【００１８】

【発明が解決しようとする課題】ところで、上述した従
来例による情報処理装置では、パイプライン数や加算器
を増設することで同時処理する命令数に応じた処理の高
速化を図っていたので、レジスタファイル９１内でレジ
スタ群９１Ａの各レジスタからデータを読み出すための
選択回路９１Ｂが増大することになり、その結果とし
て、ハードウェアの増大、およびマシンサイクルの増加
が引き起こされていた。

【００１９】既存のソフトウェアにおいて、一般に、近
接した命令群の中では、インデックスレジスタが使われ
ない（レジスタ番号０である）か、すべて同じインデッ
クスレジスタが使われる場合が高頻度であった。今日、
これに着目して、チップ面積やマシンサイクルの観点か
ら見て、レジスタの読み取りポート数を増加させずに複
数命令の同時解読および実行を実現する方法が要望され
ていた。

【００２０】この発明は、上述した従来例による問題を
解消するため、命令処理を高速に実行するための複数命
令を同時解読および実行することができ、かつその構成
をハードウェア量の著しい増加を招くことなく実現でき
る情報処理装置を提供することを目的とする。

【００２１】

【課題を解決するための手段】上述した課題を解決し、
目的を達成するため、請求項１の発明に係る情報処理装
置は、同時処理すべき複数の命令に従って動作する複数
の命令実行手段と、前記複数の命令に従って前記各命令
実行手段の動作を制御する制御ユニットと、複数の出力
ポートを有し、該出力ポートを用いて前記制御ユニット
に指示されたレジスタの内容を出力するレジスタファイ
ルと、を有し、前記制御ユニットは、前記各命令実行手
段に対する命令をデコードするデコード手段と、前記デ
コード手段のデコード結果によりオペランドのアドレス
生成に使用するレジスタを選択するアドレス生成レジス
タ選択手段と、前記同時処理すべき複数の命令が前記ア
ドレス生成レジスタ選択手段により選択されたレジスタ
と互いに同一のレジスタをオペランドのアドレス生成に
用いる特定オペランド使用命令であるか否かを判定する
特定オペランド使用命令判定手段とを備え、前記特定オ
ペランド使用命令判定手段により前記特定オペランド使
用命令であると判定された場合に、前記アドレス生成レ
ジスタ選択手段により前記レジスタファイルの出力ポー
トからレジスタ内容を読み出してオペランドのアドレス
を生成し、前記複数の命令実行手段が前記特定オペラン
ド使用命令をそれぞれ同時処理することを特徴とする。

【００２２】この請求項１の発明によれば、制御ユニッ
トにおいて、同時処理すべき複数の命令を解読し、その
解読結果によりオペランドのアドレス生成に使用するレ
ジスタを選択し、同時処理すべき複数の命令について、
選択したレジスタと互いに同一のレジスタをオペランド
のアドレス生成に用いる特定オペランド使用命令である
か否かを判定し、特定オペランド使用命令であると判定
した場合に、選択したレジスタ内容をレジスタファイル
の出力ポートから読み出してオペランドのアドレスを生
成し、複数の命令実行手段が特定オペランド使用命令を
それぞれ同時処理するようにしたので、オペランドのア
ドレス生成に使用するレジスタの内容をレジスタファイ
ルから読み出すデータパスが一つしかない場合にも、特
定オペランド使用命令については全てオペランドアドレ
スを生成して同時実行することができ、同時処理すべき
複数の命令の同時実行が抑止される頻度を減らすことが
できる。

【００２３】また、請求項２の発明に係る情報処理装置
は、請求項１の発明において、前記同時処理を行う複数
の命令が前記特定オペランド使用命令であるか否かを記
憶する特定オペランド使用命令情報記憶手段とをさらに
備え、前記特定オペランド使用命令判定手段は、前記特
定オペランド使用命令であるか否かの判定結果を前記特
定オペランド使用命令情報記憶手段に書き込み、前記複
数の命令実行手段は、前記特定オペランド使用命令情報
記憶手段により記憶された判定結果に基づいて前記特定
オペランド使用命令をそれぞれ同時に処理することを特
徴とする。

【００２４】この請求項２の発明によれば、同時処理を
行う複数の命令が特定オペランド使用命令であるか否か
の判定結果を記憶し、記憶した判定結果に基づいて特定
オペランド使用命令をそれぞれ同時に処理するようにし
たので、特定オペランド使用命令だけを同時に処理する
ように制御することができる。

【００２５】また、請求項３の発明に係る情報処理装置
は、請求項１または２の発明において、前記オペランド
のアドレス生成としてインデックスレジスタとベースレ
ジスタとディスプレースメントを使用し、前記アドレス
生成レジスタ選択手段は、前記同時処理を行う複数の命
令がそれぞれオペランドのアドレス生成に用いるインデ
ックスレジスタの中から、前記レジスタファイルのポー
トからデータを出力するインデックスレジスタを選択
し、前記特定オペランド使用命令判定手段は、前記同時
処理を行う複数の命令のそれぞれが前記アドレス生成レ
ジスタ選択手段により選択されたインデックスレジスタ
と同一のインデックスレジスタをオペランドのアドレス
生成に用いる特定オペランド使用命令であるか否かを判
定することを特徴とする。

【００２６】この請求項３の発明によれば、オペランド
のアドレス生成としてインデックスレジスタとベースレ
ジスタとディスプレースメントを使用し、同時処理を行
う複数の命令がそれぞれオペランドのアドレス生成に用
いるインデックスレジスタの中から、レジスタファイル
のポートからデータを出力するインデックスレジスタを
選択し、同時処理を行う複数の命令のそれぞれについ
て、選択したインデックスレジスタと同一のインデック
スレジスタをオペランドのアドレス生成に用いる特定オ
ペランド使用命令であるか否かを判定するようにしたの
で、インデックスレジスタの内容をレジスタファイルか
ら読み出すデータパスが一つしかない場合にも、特定オ
ペランド使用命令については全てオペランドアドレスを
生成して同時実行することができ、同時処理すべき複数
の命令の同時実行が抑止される頻度を減らすことができ
る。

【００２７】また、請求項４の発明に係る情報処理装置
は、請求項３の発明において、前記複数の命令実行手段
は、それぞれ実行する命令がインデックスレジスタを使
用しない命令の場合には、前記アドレス生成レジスタ選
択手段が選択するインデックスレジスタに関わらず該命
令を実行することを特徴とする。

【００２８】この請求項４の発明によれば、実行する命
令がインデックスレジスタを使用しない命令の場合に
は、選択したインデックスレジスタに関わらず命令実行
手段が命令を実行するようにしたので、同時処理すべき
複数の命令の同時実行が抑止される頻度をさらに減らす
ことができる。

【００２９】また、請求項５の発明に係る情報処理装置
は、請求項１の発明において、前記同時処理を行う複数
の命令のうち前記アドレス生成ジスタ選択手段により選
択されたレジスタとは異なるレジスタをオペランドのア
ドレス生成に用いる場合に、実行を抑止された命令をそ
れぞれの命令実行手段に対応させて保持する命令保持手
段をさらに備え、前記命令実行手段は、前記命令保持手
段により保持された命令を優先的に実行することを特徴
とする。

【００３０】この請求項５の発明によれば、同時処理を
行う複数の命令のうち、選択したレジスタとは異なるレ
ジスタをオペランドのアドレス生成に用いるために実行
を抑止された命令をそれぞれの命令実行手段に対応させ
て保持し、保持した命令を命令実行手段が優先的に実行
するようにしたので、同時処理すべき命令のうち実行が
抑止された命令の実行の遅れを最小限にすることができ
る。

【００３１】

【００３２】

【００３３】

【発明の実施の形態】以下に添付図面を参照して、この
発明に係る情報処理装置の好適な実施の形態を詳細に説
明する。

【００３４】（実施の形態１）まず、構成について説明
する。図１はこの発明の実施の形態１による情報処理装
置の構成を示すブロック図である。図１には、同時処理
すべき命令数が３つの場合の情報処理装置が示されてい
る。この情報処理装置は、図１に示したように、例え
ば、制御ユニット１，レジスタファイル２，実行ユニッ
ト起動レジスタ３Ａ，３Ｂおよび３Ｃ，実行ユニット４
Ａ，４Ｂおよび４Ｃ，命令レジスタ９Ａ，９Ｂおよび９
Ｃにより構成される。

【００３５】ここで、命令レジスタ９Ａ，９Ｂ，９Ｃ
は、それぞれ第１命令，第２命令，第３命令を格納して
いる。第１命令は、オペコードＯＰ１，インデックス番
号ＤＴ１−１およびベース番号ＤＴ１−２により構成さ
れ、第２命令は、オペコードＯＰ２，インデックス番号
ＤＴ２−１およびベース番号ＤＴ２−２により構成さ
れ、第３命令は、オペコードＯＰ３，インデックス番号
ＤＴ３−１およびベース番号ＤＴ３−２により構成され
る。

【００３６】命令レジスタ９Ａでは、オペコードＯＰ１
およびインデックス番号ＤＴ１−１が制御ユニット１の
デコーダ部１１に出力され、ベース番号ＤＴ１−２がレ
ジスタファイル２に出力される。命令レジスタ９Ｂで
は、オペコードＯＰ２およびインデックス番号ＤＴ２−
１が制御ユニット１のデコーダ部１１に出力され、ベー
ス番号ＤＴ２−２がレジスタファイル２に出力される。
命令レジスタ９Ｃでは、オペコードＯＰ３およびインデ
ックス番号ＤＴ３−１が制御ユニット１のデコーダ部１
１に出力され、ベース番号ＤＴ３−２がレジスタファイ
ル２に出力される。

【００３７】制御ユニット１は、デコーダ部１１，イン
デックス選択部１２およびディスパッチ抑止部１３より
構成される。デコーダ部１１は、命令レジスタ９Ａ，９
Ｂ，９Ｃから同時に３つの命令を取り込んで解読（デコ
ード）する。インデックス選択部１２は、デコーダ部１
１の解読結果（デコード結果）に応じてインデックス番
号を選択してその選択されたインデックス番号をレジス
タファイル２に出力する。ディスパッチ抑止部１３は、
デコーダ部１１の解読結果とインデックス選択部１２の
選択結果とに基づいて実行ユニット起動レジスタ３Ａ，
３Ｂ，３Ｃに対して起動をセットする制御信号やそのセ
ット（ディスパッチ）を抑止する制御信号を送出する。

【００３８】レジスタファイル２は、命令レジスタ９
Ａ，９Ｂ，９Ｃからそれぞれベース番号ＤＴ１−２，Ｄ
Ｔ２−２，ＤＴ３−２と、制御ユニット１で選択された
インデックス番号に対応するレジスタ番号の出力だけを
出力する。

【００３９】実行ユニット起動レジスタ３Ａ，３Ｂ，３
Ｃは、それぞれ実行ユニット４Ａ，４Ｂ，４Ｃを起動す
る制御信号をセットするためのレジスタである。実行ユ
ニット起動レジスタ３Ａ，３Ｂ，３Ｃにおいては、起動
をセットするための制御信号がセットされた場合にはデ
ィスパッチが許可され、一方、起動をセットしない、す
なわちディスパッチを抑止する制御信号がセットされた
場合にはディスパッチが抑止される。実行ユニット４
Ａ，４Ｂ，４Ｃは、それぞれ命令レジスタ９Ａ，９Ｂ，
９Ｃの命令に従って動作するとともに、実行ユニット起
動レジスタ３Ａ，３Ｂ，３Ｃにセットされた制御信号に
応じてディスパッチの有無が制御される。

【００４０】以上の構成において、オペコードＯＰ、イ
ンデックス番号ＤＴ１−１，２−１，３−１は制御ユニ
ット１に送出され、ベース番号ＤＴ１−２，２−２，３
−２はレジスタファイル２に直接送出される。制御ユニ
ット１からは、３つの命令（命令レジスタ９Ａ，９Ｂ，
９Ｃ）の中から一つ選択されたインデックス番号ＤＴ１
−ｎ（ｎ＝１，２ｏｒ３）がレジスタファイルに送ら
れ、各実行ユニット起動レジスタ３Ａ，３Ｂ，３Ｃをセ
ットする制御信号が送出される。

【００４１】つぎに、制御ユニット１について詳述す
る。図２，図３，図４はそれぞれ図１に示した制御ユニ
ット１のデコーダ部１１，インデックス選択部１２，デ
ィスパッチ抑止部１３の構成を示す回路図である。

【００４２】まず、図２を参照してデコーダ部１１につ
いて説明する。図２に示したデコーダ部１１は、デコー
ダ１１１〜１１６と、ＥＸＯＲ回路１１７〜１１９とに
より構成される。デコーダ１１１，１１２，１１３は、
それぞれ命令レジスタ９Ａ，９Ｂ，９Ｃからオペコード
ＯＰ１，ＯＰ２，ＯＰ３を取り込んでデコードしてイン
デックス選択部１２に出力する。

【００４３】デコーダ１１４，１１５，１１６は、それ
ぞれ命令レジスタ９Ａ，９Ｂ，９Ｃからインデックス番
号ＤＴ１−１，２−１，３−１を取り込んでデコードし
てインデックス選択部１２およびディスパッチ抑止部１
３に出力する。ＥＸＮＯＲ回路１１７，１１８，１１９
は、それぞれ命令レジスタ９Ａ，９Ｂ，９Ｃからインデ
ックス番号ＤＴ１−１とＤＴ２−１，ＤＴ１−１とＤＴ
３−１，ＤＴ２−１とＤＴ３−１を取り込んで排他的論
理和をとり、それぞれの結果をディスパッチ抑止部１３
に出力する。

【００４４】デコーダ１１１〜１１６の出力は、それぞ
れ「＋Ｉ１ＵＳＥＩＮＤＥＸ」信号（ａ），「＋Ｉ
２ＵＳＥＩＮＤＥＸ」信号（ｂ），「＋Ｉ３ＵＳ
ＥＩＮＤＥＸ」信号（ｃ），「＋Ｉ１ＩＮＤＥＸＥ
Ｑ０」信号（ｄ），「＋Ｉ２ＩＮＤＥＸＥＱ
０」信号（ｅ），「＋Ｉ３ＩＮＤＥＸＥＱ０」信
号（ｆ）である。

【００４５】また、ＥＸＮＯＲ回路１１７，１１８，１
１９の出力は、それぞれ「＋Ｉ１ＩＮＤＥＸＥＱＩ
２ＩＮＤＥＸ」信号（ｇ），「＋Ｉ１ＩＮＤＥＸ
ＥＱＩ３ＩＮＤＥＸ」信号（ｈ），「＋Ｉ２ＩＮ
ＤＥＸＥＱＩ３ＩＮＤＥＸ」信号（ｉ）である。

【００４６】ここで、「＋Ｉ１ＵＳＥｌＮＤＥＸ」
信号（ａ）は、デコーダ１１１において命令レジスタ９
ＡのオペコードＯＰ１をデコードして生成され、第１命
令がインデックス番号ＤＴ１−１を使用する場合に
“１”となる。「＋Ｉ２ＵＳＥｌＮＤＥＸ」信号
（ｂ）は、デコーダ１１２において命令レジスタ９Ｂの
オペコードＯＰ２をデコードして生成され、第２命令が
インデックス番号ＤＴ２−１を使用する場合に“１”と
なる。「＋Ｉ３ＵＳＥｌＮＤＥＸ」信号（ｃ）は、
デコーダ１１３において命令レジスタ９Ｃのオペコード
ＯＰ３をデコードして生成され、第３命令がインデック
ス番号ＤＴ３−１を使用する場合に“１”となる。

【００４７】また、「＋Ｉ１ＩＮＤＥＸＥＱ０
（ＺＥＲＯ）」信号（ｄ）は、デコーダ１１４において
第１命令のインデックス番号がゼロである場合に“１”
となる。この値“１”はインデックス番号を使用しない
ことを示す。「＋Ｉ２ＩＮＤＥＸＥＱＺＥＲＯ」
信号（ｅ）は、デコーダ１１５において第２命令のイン
デックス番号がゼロである場合に“１”となる。この値
“１”はインデックス番号を使用しないことを示す。
「＋Ｉ３ＩＮＤＥＸＥＱＺＥＲＯ」信号（ｆ）
は、デコーダ１１６において第３命令のインデックス番
号がゼロである場合に“１”となる。この値“１”はイ
ンデックス番号を使用しないことを示す。

【００４８】また、「＋Ｉ１ＩＮＤＥＸＥＱＩ２
ＩＮＤＥＸ」信号（ｇ）は、ＥＸＮＯＲ回路１１７に
おいて第１命令と第２命令とのインデックス番号が等し
い場合に“１”となり、それ以外は“０”となる。「＋
Ｉ１ＩＮＤＥＸＥＱＩ３ＩＮＤＥＸ」信号
（ｈ）は、ＥＸＮＯＲ回路１１８において第１命令と第
３命令とのインデックス番号が等しい場合に“１”とな
り、それ以外は“０”となる。「＋Ｉ２ＩＮＤＥＸ
ＥＱＩ３ＩＮＤＥＸ」信号（ｉ）は、ＥＸＮＯＲ回
路１１９において第２命令と第３命令とのインデックス
番号が等しい場合に“１”となり、それ以外は“０”と
なる。

【００４９】以上の信号（ａ）〜（ｆ）について、信号
（ａ）〜（ｆ）はインデックス選択部１２に出力され、
そのうちの信号（ｃ），（ｅ），（ｆ）はディスパッチ
抑止部１３にも出力される。また、信号（ｇ），
（ｈ），（ｉ）は、ディスパッチ抑止部１３に出力され
る。

【００５０】続いて図３を参照してインデックス選択部
１２について説明する。図３において、「＋ＳＥＬＩ
１ｌＮＤＥＸ」信号は、オペコードＯＰ１のデコード
によりインデックス番号を使用することが示され、かつ
インデックス番号がゼロでないことを示している。すな
わち、この信号は、第１命令が真にインデックス番号を
使用することを示す。この信号が有効な場合、制御ユニ
ット１は、第１命令のインデックス番号をレジスタファ
イル２に送出する。「＋ＳＥＬＩ２ＩＮＤＥＸ」信
号は、第１命令がインデックス番号を使用せず、第２命
令がインデックス番号を使用することを示している。す
なわち、この信号が有効な場合、制御ユニット１は、第
２命令のインデックス番号をレジスタファイル２に送出
する。

【００５１】図３に示したインデックス選択部１２は、
ＮＡＮＤ回路１２２，１２４およびＡＮＤ回路１２１，
１２３，１２５，１２６，１２７により構成される。Ａ
ＮＤ回路１２１は、「＋Ｉ１ＵＳＥＩＮＤＥＸ」信
号（ａ）と「＋Ｉ１ＩＮＤＥＸＥＱ０」信号
（ｄ）の反転信号との論理積を求め、その演算結果を第
１命令のインデックスを選択する「＋ＳＥＬＩ１Ｉ
ＮＤＥＸ」信号としてレジスタファイル２に出力する。
ＮＡＮＤ回路１２２は、「＋Ｉ１ＵＳＥＩＮＤＥ
Ｘ」信号（ａ）と「＋Ｉ１ＩＮＤＥＸＥＱ０」信
号（ｄ）の反転信号との論理積を求め、その演算結果を
反転してＡＮＤ回路１２６および１２７に出力する。

【００５２】ＡＮＤ回路１２３は、「＋Ｉ２ＵＳＥ
ＩＮＤＥＸ」信号（ｂ）と「＋Ｉ２ＩＮＤＥＸＥＱ
０」信号（ｅ）の反転信号との論理積を求め、その演算
結果を第２命令のインデックスを選択する信号（「＋Ｓ
ＥＬＩ２ＩＮＤＥＸ」信号）としてＡＮＤ回路１２
６に出力する。ＮＡＮＤ回路１２４は、「＋Ｉ２ＵＳＥ
ＩＮＤＥＸ」信号（ｂ）と「＋Ｉ２ＩＮＤＥＸＥ
Ｑ０」信号（ｅ）の反転信号との論理積を求め、その
演算結果を反転してＡＮＤ回路１２７に出力する。

【００５３】ＡＮＤ回路１２５は、「＋Ｉ３ＵＳＥ
ＩＮＤＥＸ」信号（ｃ）と「＋Ｉ３ＩＮＤＥＸＥＱ
０」信号（ｆ）の反転信号との論理積を求め、その演算
結果を第３命令のインデックスを選択する信号（「＋Ｓ
ＥＬＩ３ＩＮＤＥＸ」信号）としてＡＮＤ回路１２
７に出力する。

【００５４】ＡＮＤ回路１２６は、ＮＡＮＤ回路１２２
の「＋ＳＥＬＩ１ＩＮＤＥＸＰ」信号とＡＮＤ回路
１２３の「＋ＳＥＬＩ２ＩＮＤＥＸ」信号との論理
積により第２命令のインデックスを選択する「＋ＳＥＬ
Ｉ２ＩＮＤＥＸ」信号をレジスタファイル２に送出
する。

【００５５】ＡＮＤ回路１２７は、ＮＡＮＤ回路１２２
の「＋ＳＥＬＩ１ＩＮＤＥＸＰ」信号とＮＡＮＤ回
路１２４の反転信号とＡＮＤ回路１２５の「＋ＳＥＬ
Ｉ３ＩＮＤＥＸ」信号との論理積により第３命令のイン
デックスを選択する「＋ＳＥＬＩ３ＩＮＤＥＸ」信
号をレジスタファイル２に送出する。

【００５６】続いて図４を参照してディスパッチ抑止部
１３について説明する。図４において、「＋ＩＮＨＥ
Ｘ２」信号は、第１命令のインデックス番号が選択され
ること、第２命令がインデックス番号を使用すること、
および第１命令と第２命令のインデックス番号が等しく
ないことがすべて成立した場合に“１”となる。この場
合、第２命令が実行ユニット４Ｂで実行されることを抑
止するため、実行ユニット起動レジスタ３Ｂのセットが
抑止される。

【００５７】また、「＋ＩＮＨＥＸ３」信号は、つぎ
の場合に“１”（有効）となって送出される。すなわ
ち、ひとつは、第１命令のインデックス番号が選択され
ること、第３命令がインデックス番号を使用すること、
および第３命令のインデックス番号が使用されかつ第１
命令と第３命令のインデックス番号が等しくないことが
すべて成立した場合である。もうひとつは、第１命令の
インデックスが使用されるがそのインデックス番号がゼ
ロか、それとも第１命令のインデックス番号が使用され
ずそのインデックス番号がゼロでもそれ以外でもよいこ
と、第２命令のインデックス番号が選択されること、第
３命令がインデックス番号を使用すること、および第２
命令と第３命令のインデックス番号が等しくないことが
すべて成立した場合である。

【００５８】図４に示したディスパッチ抑止部１３は、
ＮＯＲ回路１３１および１３２，ＮＯＴ回路１３３，Ａ
ＮＤ回路１３４，１３５および１３６，ＯＲ回路１３７
により構成される。ＮＯＲ回路１３１は、「＋Ｉ２Ｉ
ＮＤＥＸＥＱ０」信号（ｅ）と「＋Ｉ１ＩＮＤＥ
ＸＥＱＩ２ＩＮＤＥＸ」信号（ｇ）との論理和を
反転させてＡＮＤ回路１３４に出力する。ＮＯＲ回路１
３２は、「＋Ｉ３ＩＮＤＥＸＥＱ０」信号（ｆ）
と「＋Ｉ１ＩＮＤＥＸＥＱＩ３ＩＮＤＥＸ」信
号（ｈ）との論理和を反転させてＡＮＤ回路１３５に出
力する。ＮＯＴ１３３は、「＋Ｉ２ＩＮＤＥＸＥＱ
Ｉ３ＩＮＤＥＸ」信号（ｉ）を反転させてＡＮＤ回
路１３６に出力する。

【００５９】ＡＮＤ回路１３４は、ＮＯＲ回路１３１の
反転信号とＡＮＤ回路１２１の「＋ＳＥＬＩ１ＩＮ
ＤＥＸ」信号と「＋Ｉ２ＵＳＥＩＮＤＥＸ」信号
（ｂ）との論理積により第２命令のディスパッチを抑止
する制御信号すなわち「＋ＩＮＨＥＸ２」信号を実行
ユニット起動レジスタ３Ｂ（実行ユニット４Ｂに対応）
に発行する。

【００６０】ＡＮＤ回路１３５は、ＮＯＲ回路１３２の
反転信号とＡＮＤ回路１２１の「＋ＳＥＬＩ１ＩＮ
ＤＥＸ」信号と「＋Ｉ３ＵＳＥＩＮＤＥＸ」信号
（ｃ）との論理積により第３命令のディスパッチを抑止
する制御信号すなわち「＋ＩＮＨＥＸ３」信号をＯＲ
回路１３７に出力する。

【００６１】ＡＮＤ回路１３６は、ＮＡＮＤ回路１２２
の反転信号（「＋ＳＥＬＩ２ＩＮＤＥＸＰ」信号）
と「＋Ｉ３ＵＳＥＩＮＤＥＸ」信号（ｃ）とＮＯＴ
回路１３３の出力信号との論理積により上記「＋ＩＮＨ
ＥＸ３」信号をＯＲ回路１３７に出力する。ＯＲ回路
１３７は、ＡＮＤ回路１３５の「＋ＩＮＨＥＸ３」信
号とＡＮＤ回路１３６の制御信号との論理和により「＋
ＩＮＨＥＸ３」信号を有効もしくは無効にして実行ユ
ニット起動レジスタ３Ｃ（実行ユニット４Ｃに対応）に
発行する。

【００６２】このように、「＋ＩＮＨＥＸ３」信号が
“１”となると、第３命令が実行ユニット４Ｃで実行さ
れることを抑止するため、実行ユニット起動レジスタ３
Ｃのセットが抑止される。

【００６３】つぎに、図５および図６を参照してディス
パッチ抑止を含む動作について詳述する。図５は実施の
形態１において第２命令が実行ユニットへ割り当てられ
る条件を表形式で説明する図であり、図６は実施の形態
１において第３命令が実行ユニットへ割り当てられる条
件を表形式で説明する図である。これら図５および図６
に示した表から導き出される条件は、前述した制御ユニ
ット１の入出力の関係を示すものである。

【００６４】まず、図５を参照して第２命令が実行ユニ
ット４Ｂへ割り当てられる場合について説明する。この
場合の条件としては、大別すると、第１命令がインデッ
クス（この場合には、特定ソースオペランドを意味す
る）の使用中か、未使用かに区分される。まず、第１命
令がインデックスを使用している際には（「＋Ｉ１Ｕ
ＳＥＩＮＤＥＸ」信号が“１”（有効）の場合）、さ
らに、第２命令が第１命令で使用しているインデックス
と同一のインデックスを使用しているか否か（「＋Ｉ１
ＩＮＤＥＸＥＱＩ２ＩＮＤＥＸ」信号の“１”
（有効）または“０”（無効）の場合）、あるいは、イ
ンデックスに関して未使用か（「＋Ｉ１ＩＮＤＥＸＥ
Ｑ０」信号が“１”（有効の場合））に区分される。

【００６５】第２命令が第１命令と同一のインデックス
を使用しているか、あるいは、インデックスに関して未
使用の場合には、第２命令への実行ユニット４Ｂの割り
当てが許可される。すなわち、図４のディスパッチ抑止
部１３においてＡＮＤ回路１３４からの出力が“０”と
なり、第２命令のディスパッチ抑止が無効となる。一
方、第２命令がインデックスを使用しており、そのイン
デックスが第１命令と同一のインデックスではない場合
には、第２命令への実行ユニット４Ｂの割り当てが不許
可となる。すなわち、図４のディスパッチ抑止部１３に
おいてＡＮＤ回路１３４からの出力が“１”となり、第
２命令のディスパッチ抑止が有効となる。

【００６６】そして、第１命令がインデックス未使用の
際には、第２命令がインデックスを使用しているか、そ
れともインデックスを未使用かに区分される。この場
合、第２命令が第１命令と同一のインデックスを使用し
ているか否かは関係なく、またインデックスを使用して
いても使用していなくても、第２命令への実行ユニット
４Ｂの割り当てが許可される。すなわち、図４のディス
パッチ抑止部１３においてＡＮＤ回路１３４からの出力
が“０”となり、第２命令のディスパッチ抑止が無効と
なる。

【００６７】さらに、図６を参照して第３命令が実行ユ
ニット４Ｃへ割り当てられる場合について説明する。こ
の場合の条件としては、図５の場合と同様に、大別する
と、第１命令がインデックス（この場合には、特定ソー
スオペランドを意味する）の使用中か、未使用かに区分
される。まず、第１命令がインデックスを使用している
際には、第２命令がそのインデックスを使用しているか
否かには依存せず、第３命令がその同一のインデックス
を使用しているか否か、あるいは、インデックスに関し
て未使用かに区分される。ここでは、ディスパッチ抑止
部１３のＡＮＤ回路１３５の出力が鍵となる。

【００６８】第３命令が第１命令と同一のインデックス
を使用しているか、あるいは、インデックスに関して未
使用の場合には、第３命令への実行ユニット４Ｃの割り
当てが許可される。すなわち、図４のディスパッチ抑止
部１３においてＡＮＤ回路１３５および１３６の出力
“０”によりＯＲ回路１３７からの出力が“０”とな
り、第３命令のディスパッチ抑止が無効となる。一方、
第３命令がインデックスを使用しており、そのインデッ
クスが第１命令と同一のインデックスではない場合、第
３命令への実行ユニット４Ｃの割り当てが不許可とな
る。すなわち、図４のディスパッチ抑止部１３において
ＡＮＤ回路１３５の出力“１”によりＯＲ回路１３７か
らの出力が“１”となり、第３命令のディスパッチ抑止
が有効となる。

【００６９】さらに、第１命令がインデックス未使用の
際には、第２命令がインデックス（この場合には、特定
ソースオペランドを意味する）を使用しているか、それ
ともインデックスを未使用かに区分される。ここでは、
ディスパッチ抑止部１３のＡＮＤ回路１３６の出力が鍵
となる。第２命令がインデックスを使用している場合に
は、第３命令がその同一のインデックスを使用している
か否か、あるいは、インデックスに関して未使用かに区
分される。

【００７０】第３命令が第２命令と同一のインデックス
を使用しているか、あるいは、インデックスに関して未
使用の場合には、第３命令への実行ユニット４Ｃの割り
当てが許可される。すなわち、図４のディスパッチ抑止
部１３においてＡＮＤ回路１３５および１３６の出力
“０”によりＯＲ回路１３７からの出力が“０”とな
り、第３命令のディスパッチ抑止が無効となる。一方、
第３命令がインデックスを使用しており、そのインデッ
クスが第２命令と同一のインデックスではない場合、第
３命令への実行ユニット４Ｃの割り当てが不許可とな
る。すなわち、図４のディスパッチ抑止部１３において
ＡＮＤ回路１３６の出力“１”によりＯＲ回路１３７か
らの出力が“１”となり、第３命令のディスパッチ抑止
が有効となる。

【００７１】そして、第２命令がインデックス未使用の
際には、第３命令がインデックスを使用しているか、そ
れともインデックスを未使用かに区分される。この場
合、第３命令が第２命令と同一のインデックスを使用し
ているか否かは関係なく、またインデックスを使用して
いても使用していなくても、第３命令への実行ユニット
４Ｃの割り当てが許可される。すなわち、図４のディス
パッチ抑止部１３においてＡＮＤ回路１３５および１３
６の出力“０”によりＯＲ回路１３７からの出力が
“０”となり、第３命令のディスパッチ抑止が無効とな
る。

【００７２】以上説明したように、この実施の形態１に
よれば、制御ユニット１において、同時処理すべき複数
の命令を解読し、その解読結果に応じて複数の実行手段
のうちでディスパッチすべき実行手段を選択するととも
に、解読結果および選択結果に基づいて複数の実行手段
のいずれかのディスパッチを抑止する。これにより、複
数命令を同時解読および実行することで命令処理を高速
に実行することが可能、かつその高速化をレジスタを読
み出すデータパスの大幅な増設なしに必要最小限のハー
ドウェア量で実現することが可能である。

【００７３】また、第１命令が特定ソースオペランドを
使用しているときに続く第２命令が異なるソースオペラ
ンドを使用した場合に第２命令に対応する実行ユニット
へのディスパッチを抑止する。これにより、複数の命令
間で第１命令を優先する上で、特定ソースオペランドの
共有が可能な後続命令（第２命令）については同時実行
を許可して複数命令の同時処理を実現し、一方、共有が
不可能な後続命令（第２命令）についてはその同時処理
から外すことが可能である。

【００７４】また、第１命令が特定ソースオペランドを
使用しているときに２つ後の第３命令が異なるソースオ
ペランドを使用した場合に第３命令に対応する実行ユニ
ットへのディスパッチを抑止し、また、第１命令がソー
スオペランドランドを未使用で、かつ第２命令が特定ソ
ースオペランドを使用しているときに続く第３命令が異
なるソースオペランドを使用した場合に第３命令に対応
する実行ユニットへのディスパッチを抑止する。これに
より、複数の命令間で第１命令もしくは第２命令を優先
する上で、特定ソースオペランドの共有が可能な後続命
令については同時実行を許可して複数命令の同時処理を
実現し、一方、共有が不可能な後続命令についてはその
同時処理から外すことが可能である。

【００７５】（実施の形態２）さて、上述した実施の形
態１では、制御ユニット１内で各命令レジスタ９Ａ，９
Ｂ，９Ｃからオペコードおよびインデックス番号を読み
出してデコードするようにしていたが、以下に説明する
実施の形態２のように、そのデコード処理を制御ユニッ
トから分離して独立した構成で設けるようにしてもよ
い。以下に説明する実施の形態２では、前述した実施の
形態１と同様の構成については同様の番号を付してその
構成および動作の説明を省略する。

【００７６】まず、構成について説明する。図７はこの
発明の実施の形態２による情報処理装置の構成を示すブ
ロック図である。この情報処理装置は、図７に示したよ
うに、例えば、レジスタファイル２，実行ユニット起動
レジスタ３Ａ，３Ｂおよび３Ｃ，実行ユニット４Ａ，４
Ｂおよび４Ｃ，制御ユニット５，リザベーションステー
ション７，命令レジスタ９Ａ，９Ｂおよび９Ｃにより構
成される。

【００７７】前述した実施の形態１と異なる構成は、制
御ユニット５およびリザベーションステーション７であ
り、これらは前述した制御ユニット１に相当する部分で
ある。制御ユニット５は、前述した制御ユニット１から
デコーダ部１１に相当する構成を省いた構成である。し
たがって、制御ユニット５は、インデックス選択部１２
に相当するインデックス選択部５１とディスパッチ抑止
部１３に相当するディスパッチ抑止部５２とにより構成
される。

【００７８】また、リザベーションステーション７は、
命令レジスタ９Ａ，９Ｂ，９Ｃにそれぞれ対応して命令
の解読およびその結果であるエントリを保持する第１エ
ントリエリア７１，第２エントリエリア７２，第３エン
トリエリア７３より構成される。これら第１エントリエ
リア７１，第２エントリエリア７２，第３エントリエリ
ア７３には、命令レジスタ９Ａ，９Ｂ，９Ｃに保持され
ているデータが格納される。

【００７９】続いて、リザベーションステーション７の
エントリ内容について説明する。図８はこの発明の実施
の形態２によるエントリ内容の一例を示す図である。エ
ントリ内容は、図８に示した如く、インデックス番号Ｄ
Ｔｎ−１（ｎは命令番号を示す、ｎ＝１，２ｏｒ３）を
使用することを示すデータＶ１，インデックス番号ＤＴ
ｎ−１が使用可能であることを示すデータＲ１，インデ
ックス番号ＤＴｎ−１のレジスタアドレスＡ１，インデ
ックス番号ＤＴｎ−２を使用することを示すデータＶ
２，インデックス番号ＤＴｎ−２が使用可能であること
を示すデータＲ２，インデックス番号ＤＴｎ−２のレジ
スタアドレスＡ２より構成される。

【００８０】例えば、第１エントリエリア７１には、イ
ンデックス番号ＤＴ１−１を使用することを示すデータ
Ｖ１，インデックス番号ＤＴ１−１が使用可能であるこ
とを示すデータＲ１，インデックス番号ＤＴ１−１のレ
ジスタアドレスＡ１，インデックス番号ＤＴ１−２を使
用することを示すデータＶ２，インデックス番号ＤＴ１
−２が使用可能であることを示すデータＲ２およびイン
デックス番号ＤＴ１−２のレジスタアドレスＡ２が格納
される。また、第２エントリエリア７２および第３エン
トリエリア７３においても同様の規則でデータが格納さ
れる。

【００８１】つぎに、制御ユニット５について説明す
る。図９は制御ユニット５のインデックス選択部５１の
構成を示すブロック図であり、図１０は制御ユニット５
のディスパッチ抑止部５２の構成を示すブロック図であ
る。

【００８２】まず、図９を参照してインデックス選択部
５１について説明する。図９において、「＋Ｅ１ＲＥ
ＡＤＹ」信号は、第１エントリエリア７１の命令が実行
可能である場合に“１”となる。この信号は、Ｖビッ
ト、Ｒビットから生成され、各レジスタオペランドが使
用されないか、または使用可能であるときそれらの条件
の論理積で生成される。「＋ＳＥＬＥ１ＩＮＤＥ
Ｘ」信号は、第１エントリエリア７１のインデックス番
号を選択する場合に“１”となる。

【００８３】また、「＋Ｅ２ＲＥＡＤＹ」信号は、第
２エントリエリア７２の命令が実行可能である場合に
“１”となる。この信号は、Ｖビット、Ｒビットから生
成され、各レジスタオペランドが使用されないか、また
は使用可能であるときそれらの条件の論理積で生成され
る。「＋ＳＥＬＥ２ＩＮＤＥＸ」信号は、第２エン
トリエリア７２のインデックス番号を選択する場合に
“１”となる。

【００８４】また、「＋Ｅ３ＲＥＡＤＹ」信号は、第
３エントリエリア７３の命令が実行可能である場合に
“１”となる。この信号は、Ｖビット、Ｒビットから生
成され、各レジスタオペランドが使用されないか、また
は使用可能であるときそれらの条件の論理積で生成され
る。「＋ＳＥＬＥ３ＩＮＤＥＸ」信号は、第３エン
トリエリア７３のインデックス番号を選択する場合に
“１”となる。

【００８５】インデックス選択部５１は、図９に示した
ように、ＡＮＤ回路５１１，５１３，５１５，５１６お
よび５１７と、ＮＡＮＤ回路５１２，５１４とにより構
成される。ＡＮＤ回路５１１は、「＋Ｅ１ＲＥＡＤ
Ｙ」信号と「＋Ｅ１ＵＳＥＩＮＤＥＸ」信号との論理
積により第１命令のインデックスを選択する「＋ＳＥＬ
Ｅ１ＩＮＤＥＸ」信号をレジスタファイル２へ送出
する。また、この「＋ＳＥＬＥ１ＩＮＤＥＸ」信号
は、ディスパッチ抑止部５２のＡＮＤ回路５２１および
５２２にも送出される。

【００８６】ＮＡＮＤ回路５１２は、「＋Ｅ１ＲＥＡ
ＤＹ」信号と「＋Ｅ１ＵＳＥＩＮＤＥＸ」信号との
論理積により求められた演算結果を反転してＡＮＤ回路
５１６およびＡＮＤ回路５１７に出力する。

【００８７】ＡＮＤ回路５１３は、「＋Ｅ２ＲＥＡＤ
Ｙ」信号と「＋Ｅ２ＵＳＥＩＮＤＥＸ」信号との論
理積により第２命令のインデックスを選択する「＋ＳＥ
ＬＥ２ＩＮＤＥＸＰ」信号をＡＮＤ回路５１６へ送出
する。また、この「＋ＳＥＬＥ２ＩＮＤＥＸＰ」信
号は、ディスパッチ抑止部５２のＡＮＤ回路５２３にも
送出される。

【００８８】ＮＡＮＤ回路５１４は、「＋Ｅ２ＲＥＡ
ＤＹ」信号と「＋Ｅ２ＵＳＥＩＮＤＥＸ」信号との
論理積により求められた演算結果を反転してＡＮＤ回路
５１７に出力する。ＡＮＤ回路５１５は、「＋Ｅ３Ｒ
ＥＡＤＹ」信号と「＋Ｅ３ＵＳＥＩＮＤＥＸ」信号と
の論理積により第３命令のインデックスを選択する「＋
ＳＥＬＥ３ＩＮＤＥＸ」信号をＡＮＤ回路５１７へ
送出する。

【００８９】ＡＮＤ回路５１６は、ＮＡＮＤ回路５１２
の反転信号とＡＮＤ回路５１３の出力との論理積に応じ
て「＋ＳＥＬＥ２ＩＮＤＥＸ」信号をレジスタファ
イル２へ送出する。ＡＮＤ回路５１７は、ＡＮＤ回路５
１５の出力とＮＡＮＤ回路５１２の反転信号とＮＡＮＤ
回路５１４の反転信号との論理積に応じて「＋ＳＥＬＥ
３ＩＮＤＥＸ」信号をレジスタファイル２へ送出す
る。

【００９０】続いて、図１０を参照してディスパッチ抑
止部５２について説明する。図１０において、「＋ＩＮ
ＨＥＸ２」信号は、第２エントリエリア７２の命令が
実行ユニット４Ｂに発行された際に、実行ユニット起動
レジスタ３Ｂのセットを抑止する制御信号である。「＋
ＩＮＨＥＸ３」信号は、第３エントリエリア７３の命
令が実行ユニット４Ｃに発行された際に、実行ユニット
起動レジスタ３Ｃのセットを抑止する制御信号である。
「−Ｅ１ＥＱＥ３」信号は、第１エントリエリア７
１と第３エントリエリア７３のレジスタアドレスが一致
しない場合を“１”とする信号であり、「−Ｅ２ＥＱ
Ｅ３」信号は、第２エントリエリア７２と第３エント
リエリア７３のレジスタアドレスが一致しない場合を
“１”とする信号である。

【００９１】ディスパッチ抑止部５２は、図１０に示し
たように、ＡＮＤ回路５２１，５２２および５２３と、
ＯＲ回路５２４とにより構成される。ＡＮＤ回路５２１
は、ＡＮＤ回路５１１の「＋ＳＥＬＥ１ＩＮＤＥ
Ｘ」信号と「＋Ｅ２ＵＳＥＩＮＤＥＸ」信号と「−Ｅ
１ＥＱＥ２」信号との論理積に応じて「＋ＩＮＨＥ
Ｘ２」信号を実行ユニット起動レジスタ３Ｂに送出す
る。

【００９２】すなわち、第１エントリエリア７１のエン
トリ内容が選択されているときに（ＡＮＤ回路５１１の
出力が“１”（有効）の場合）、第２エントリエリア７
２のインデックス番号が使用され（「＋Ｅ２ＵＳＥ
ＩＮＤＥＸ」信号が“１”（有効）の場合）、かつ第１
エントリエリア７１と第２エントリエリア７２のエント
リ内容が不一致であれば（「−Ｅ１ＥＱＥ２」信号
が“１”）、実行ユニット起動レジスタ３Ｂに対してそ
のセットを抑止する制御信号（「＋ＩＮＨＥＸ２」信
号が“１”（有効）の場合）が発行される。

【００９３】ＡＮＤ回路５２２は、ＡＮＤ回路５１１の
「＋ＳＥＬＥ１ＩＮＤＥＸ」信号と「＋Ｅ３ＵＳ
ＥＩＮＤＥＸ」信号と「−Ｅ１ＥＱＥ３」信号と
の論理積に応じて「＋ＩＮＨＥＸ３」信号をＯＲ回路
５２４に出力する。ＡＮＤ回路５２３は、ＡＮＤ回路５
１３の出力（「＋ＳＥＬＥ２ＩＮＤＥＸＰ」信号）
と「＋Ｅ３ＵＳＥＩＮＤＥＸ」信号と「−Ｅ２Ｅ
ＱＥ３」信号との論理積に応じて上記「＋ＩＮＨＥ
Ｘ３」信号をＯＲ回路５２４に出力する。

【００９４】ＯＲ回路５２４は、ＡＮＤ回路５２２の出
力とＡＮＤ回路５２３の出力との論理和に応じて「＋Ｉ
ＮＨＥＸ３」信号を実行ユニット起動レジスタ３Ｃに
送出する。すなわち、第１エントリエリア７１のエント
リ内容が選択されているときに（ＡＮＤ回路５１１の出
力が“１”（有効）の場合）、第３エントリエリア７３
のインデックス番号が使用され（「＋Ｅ３ＵＳＥＩ
ＮＤＥＸ」信号が“１”（有効）の場合）、かつ第１エ
ントリエリア７１と第３エントリエリア７３のエントリ
内容が不一致であれば（「−Ｅ１ＥＱＥ３」信号が
“１”（有効）の場合）、実行ユニット起動レジスタ３
Ｃに対してそのセットを抑止する制御信号（「＋ＩＮＨ
ＥＸ３」信号が“１”（有効）の場合）が発行され
る。

【００９５】または、第２エントリエリア７２の命令が
実行可能であり、かつその命令のインデックス番号が使
用可能なときに（ＡＮＤ回路５１３の出力が“１”（有
効）の場合）、第３エントリエリア７３のインデックス
番号も使用可能であり（「＋Ｅ３ＵＳＥＩＮＤＥ
Ｘ」信号が“１”（有効）の場合）、かつ第２エントリ
エリア７２と第３エントリエリア７３のエントリ内容が
相違すれば（「−Ｅ２ＥＱＥ３」信号が“１”（有
効）の場合）、実行ユニット起動レジスタ３Ｃに対して
そのセットを抑止する制御信号（「＋ＩＮＨＥＸ３」
信号が“１”（有効）の場合）が発行される。

【００９６】つぎに、図８〜図１１を用いて前述の実施
の形態１と相違する動作について説明する。図１１は実
施の形態２によるデータの流れを説明する図である。命
令レジスタ９Ａ，９Ｂ，９Ｃにいずれもインデックスを
使用する命令が保持され、それぞれに使用するインデッ
クス番号は「ＩＮＤＥＸ＝１」データ，「ＩＮＤＥＸ＝
２」，「ＩＮＤＥＸ＝１」とする。

【００９７】この場合には、命令レジスタ９Ａ，９Ｃに
それぞれ保持されている第１命令，第３命令に従って実
行ユニット４Ａ，４Ｃを起動する制御が行われる。一
方、命令レジスタ９Ｂに保持されている第２命令は、ま
ずリザベーションステーション７の第２エントリエリア
７２にロードされ、つぎのタイミングが待たれる。した
がって、そのときの実行ユニット４Ｂは空き状態とな
る。

【００９８】このように、図１１の例では、命令解読時
に第１命令，第２命令，第３命令とともにインデックス
番号を使用して、第１命令と第３命令のインデックス番
号が等しい命令解読サイクルの次サイクルでは、第１命
令が実行ユニット４Ａで実行され、第３命令が実行ユニ
ット４Ｃで実行され、第２命令はリザベーションステー
ション７のエントリレジスタ７２に格納される。

【００９９】以上説明したように、この実施の形態２に
よれば、前述の実施の形態１と共通する効果の他に、同
時処理すべき複数の命令を解読してから、制御ユニット
５において、その解読結果に応じて複数の実行ユニット
４Ａ，４Ｂ，４Ｃのうちでディスパッチすべき実行ユニ
ットを選択するとともに、解読結果および選択結果に基
づいて複数の実行ユニット４Ａ，４Ｂ，４Ｃのいずれか
のディスパッチを抑止する。これにより、複数命令を同
時解読および実行することで命令処理を高速に実行する
ことが可能、かつその高速化をレジスタを読み出すデー
タパスの大幅な増設なしに必要最小限のハードウェア量
で実現することが可能である。

【０１００】また、リザベーションステーション７にお
いて制御ユニット５の制御で各実行手段にディスパッチ
されていない命令のソースオペランドを保持するように
したので、命令レジスタ９でつぎに実行すべき命令を保
持しておくことが可能である。

【０１０１】（実施の形態３）さて、この発明は、以下
に説明する実施の形態３のように、制御ユニットに関し
て前述した実施の形態１と２の特徴を併せ持つ構成にし
てもよい。以下に説明する実施の形態３において、前述
した実施の形態１および２と同様の構成については、同
様の番号を付してその説明を省略する。

【０１０２】まず、構成について説明する。図１２はこ
の発明の実施の形態３による情報処理装置の構成を示す
ブロック図である。この情報処理装置は、図１２に示し
たように、例えば、レジスタファイル２，実行ユニット
起動レジスタ３Ａ，３Ｂおよび３Ｃ，実行ユニット４
Ａ，４Ｂおよび４Ｃ，制御ユニット８，リザベーション
ステーション７，命令レジスタ９Ａ，９Ｂおよび９Ｃに
より構成される。

【０１０３】この実施の形態３では、前述した実施の形
態２の制御ユニット５に替わってインデックス選択部８
２およびディスパッチ抑止部８３により構成される制御
ユニット８が適用される。

【０１０４】続いて図１３および図１４を参照して制御
ユニット８について詳述する。図１３は制御ユニット８
のインデックス選択部８２の構成を示すブロック図であ
り、図１４は制御ユニット８のディスパッチ抑止部８３
の構成を示すブロック図である。

【０１０５】まず、図１３を参照してインデックス選択
部８２について説明する。インデックス選択部８２は、
図１３に示したように、図９（実施の形態２）のインデ
ックス選択部５１に相当するインデックス選択部８２
１，図３（実施の形態１）のインデックス選択部１２に
相当するインデックス選択部８２２，ＡＮＤ回路８２３
〜８２８およびＯＲ回路８２９により構成される。

【０１０６】ＡＮＤ回路８２３は、インデックス選択部
８２１から出力される「＋ＳＥＬＥ１ＩＮＤＥＸ」信
号（第１エントリエリア７１のインデックス番号を選択
する信号）と「＋Ｅ１ＩＮＤＥＸ」信号（第１エント
リエリア７１が用いるインデックス番号）との論理積を
求める。ＡＮＤ回路８２４は、インデックス選択部８２
１から出力される「＋ＳＥＬＥ２ＩＮＤＥＸ」信号
（第２エントリエリア７２のインデックス番号を選択す
る信号）と「＋Ｅ２ＩＮＤＥＸ」信号（第２エントリ
エリア７２が用いるインデックス番号）との論理積を求
める。ＡＮＤ回路８２５は、インデックス選択部８２１
から出力される「＋ＳＥＬＥ３ＩＮＤＥＸ」信号
（第３エントリエリア７３のインデックス番号を選択す
る信号）と「＋Ｅ３ＩＮＤＥＸ」信号（第３エントリ
エリア７３が用いるインデックス番号）との論理積を求
める。

【０１０７】ＡＮＤ回路８２６は、インデックス選択部
８２２から出力される「＋ＳＥＬＩ１ＩＮＤＥＸ」信
号（命令レジスタ９Ａのインデックス番号を選択する信
号）と「＋Ｉ１ＩＮＤＥＸ」信号（命令レジスタ９Ａ
が用いるインデックス番号）との論理積を求める。ＡＮ
Ｄ回路８２７は、インデックス選択部８２２から出力さ
れる「＋ＳＥＬＩ２ＩＮＤＥＸ」信号（命令レジス
タ９Ｂのインデックス番号を選択する信号）と「＋Ｉ２
ＩＮＤＥＸ」信号（命令レジスタ９Ｂが用いるインデ
ックス番号）との論理積を求める。ＡＮＤ回路８２８
は、インデックス選択部８２２から出力される「＋ＳＥ
ＬＩ３ＩＮＤＥＸ」信号（命令レジスタ９Ｃのイン
デックス番号を選択する信号）と「＋Ｉ３ＩＮＤＥ
Ｘ」信号（命令レジスタ９Ｃが用いるインデックス番
号）との論理積を求める。

【０１０８】ＯＲ回路８２９は、ＡＮＤ回路８２３〜８
２８までの全出力の論理和に応じて最終的に選択すべき
インデックス番号を示す「＋ＳＥＬＥＣＴＥＤＩＮＤ
ＥＸ」信号をレジスタファイル２へ送出する。したがっ
て、ＯＲ回路８２９では、ＡＮＤ回路８２３〜８２８の
いずれか一つの有効な出力を選択すべきインデックス番
号として送出する。

【０１０９】ここで、この実施の形態３を実現させるた
めには、インデックス選択部８２１（インデックス選択
部５１に相当する）と８２２（インデックス選択部１２
に相当する）との間で優先順位を取る必要があるが、こ
れはどれかのエントリからのインデックス番号が選択さ
れたときには抑止することで可能となる。

【０１１０】続いて図１４を参照してディスパッチ抑止
部８３について説明する。図１４において、「＋ＩＮＨ
−ＥＸ１」信号は、第１命令が実行ユニット４Ａに発行
されたときに、実行ユニット起動レジスタ３Ａのセット
を抑止する制御信号である。第２エントリエリア７２，
第３エントリエリア７３のどちらかに実行可能なエント
リが存在して（「＋Ｅ２ＲＥＡＤＹ」信号が“１”
（有効）の場合、「＋Ｅ３ＲＥＡＤＹ」信号が“１”
（有効）の場合）、第１エントリエリア７１に実行可能
な命令が無い場合には（「＋Ｅ１ＲＥＡＤＹ」信号が
“０”（無効）の場合）、命令レジスタ１からの第１命
令が実行ユニット４Ａへディスパッチされる。ところ
が、第１命令がインデックス番号を使用して、「＋ＳＥ
ＬＥＣＴＥＤｌＮＤＥＸ」信号と第１命令のインデック
ス番号とが等しくない場合には、「＋ＩＮＨＥＸ１」
信号により実行ユニット起動レジスタ３Ａへのセットを
抑止する。

【０１１１】「＋ＩＮＨＥＸ２」信号は、「＋ＩＮＨ
ＥＸ２Ａ」信号と「ＩＮＨＥＸ２Ｂ」信号との
論理和により求められる。「＋ＩＮＨＥＸ２」信号は
「＋ＩＮＨＥＸ１Ｂ」信号と同様に命令レジスタ９
Ｂからのディスパッチを抑止する制御信号である。「＋
ＩＮＨＥＸ２Ａ」信号は第１エントリエリア７１が
実行されるときに第２エントリエリア７２からの実行ユ
ニット４Ｂへのディスパッチが可能かどうかが調べら
れ、ディスパッチできない場合には実行ユニット起動レ
ジスタ３Ｂへのセットを抑止する制御信号である。

【０１１２】「＋ＩＮＨＥＸ３」信号は、「＋ＩＮＨ
ＥＸ３Ａ」信号と「＋ＩＮＨＥＸ３Ｂ」信号との
論理和により求められる。「＋ＩＮＨＥＸ３Ｂ」信
号は「＋ＩＮＨＥＸ１」信号と同様に命令レジスタ９
Ｃからのディスパッチを抑止する制御信号である。「＋
ＩＮＨＥＸ３Ａ」信号は第１エントリエリア７１あ
るいは第２エントリエリア７２が実行されるときに第３
エントリエリア７３からの実行ユニット４Ｃへのディス
パッチが可能かどうかが調べられ、ディスパッチできな
い場合には実行ユニット起動レジスタ３Ｃへのセットを
抑止する制御信号である。

【０１１３】「＋ＳＥＬＩＮＤＥＸＥＱＩ１Ｉ
ＮＤＥＸ」信号は、選択されたインデックス番号が命令
レジスタ９Ａのインデックス番号と等しい場合に“１”
となる信号である。「−ＳＥＬＩＮＤＥＸＥＱＥ
２ＩＮＤＥＸ」信号は、選択されたインデックス番号
が第２エントリエリア７２のインデックス番号と等しい
場合に“１”となる信号である。

【０１１４】「＋ＳＥＬＩＮＤＥＸＥＱＩ２Ｉ
ＮＤＥＸ」信号は、選択されたインデックス番号が命令
レジスタ９Ｂのインデックス番号と等しい場合に“１”
となる信号である。「＋ＳＥＬＩＮＤＥＸＥＱＩ
３ＩＮＤＥＸ」信号は、選択されたインデックス番号
が命令レジスタ９Ｃのインデックス番号と等しい場合に
“１”となる信号である。「−ＳＥＬＩＮＤＥＸＥ
ＱＥ３ＩＮＤＥＸ」信号は、選択されたインデック
ス番号が第３エントリエリア７３のインデックス番号と
等しい場合に“１”となる信号である。

【０１１５】ディスパッチ抑止部８３は、図１４に示し
たように、ＯＲ回路８３１，８３３，８３５，８３６，
８４１および８４４，ＮＯＲ回路８３２，８３４および
８３７，ＮＡＮＤ回路８３８，８４０および８４３，Ａ
ＮＤ回路８３９および８４２により構成される。

【０１１６】ＯＲ回路８３１は、「＋Ｅ２ＲＥＡＤ
Ｙ」信号と「＋Ｅ３ＲＥＡＤＹ」信号との論理和を求
め、その演算結果をＮＡＮＤ回路８３８に出力する。Ｎ
ＯＲ回路８３２は、「＋Ｉ１ＩＮＤＥＸＥＱ０」
信号と「＋ＳＥＬＩＮＤＥＸＥＱＩ１ＩＮＤＥ
Ｘ」信号との論理和を反転してその反転信号をＮＡＮＤ
回路８３８に出力する。

【０１１７】ＯＲ回路８３３は、「＋Ｅ１ＲＥＡＤ
Ｙ」信号と「＋Ｅ３ＲＥＡＤＹ」信号との論理和を求
め、その演算結果をＮＡＮＤ回路８４０に出力する。Ｎ
ＯＲ回路８３４は、「＋Ｉ２ＩＮＤＥＸＥＱ０」
信号と「＋ＳＥＬＩＮＤＥＸＥＱＩ２ＩＮＤＥ
Ｘ」信号との論理和を反転してその反転信号をＮＡＮＤ
回路８４０に出力する。

【０１１８】ＯＲ回路８３５は、「＋Ｅ１ＲＥＡＤ
Ｙ」信号と「＋Ｅ２ＲＥＡＤＹ」信号との論理和を求
め、その演算結果をＮＡＮＤ回路８４２に出力する。Ｏ
Ｒ回路８３６は、「＋Ｅ１ＲＥＡＤＹ」信号と「＋Ｅ
２ＲＥＡＤＹ」信号との論理和を求め、その演算結果
をＮＡＮＤ回路８４３に出力する。ＮＯＲ回路８３７
は、「＋Ｉ３ＩＮＤＥＸＥＱ０」信号と「＋ＳＥ
ＬＩＮＤＥＸＥＱＩ３ＩＮＤＥＸ」信号との論
理和を反転してその反転信号をＮＡＮＤ回路８４３に出
力する。

【０１１９】ＮＡＮＤ回路８３８は、「＋Ｅ１ＲＥＡ
ＤＹ」信号の反転信号、ＯＲ回路８３１の出力信号、
「＋Ｉ１ＵＳＥＩＮＤＥＸ」信号およびＮＯＲ回路
８３２の出力信号の論理積に応じて「＋ＩＮＨＥＸ
１」信号を実行ユニット起動レジスタ３Ａへ送出する。

【０１２０】ＡＮＤ回路８３９は、「＋Ｅ１ＲＥＡＤ
Ｙ」信号、「＋Ｅ２ＲＥＡＤＹ」信号、「＋Ｅ２Ｕ
ＳＥＩＮＤＥＸ」信号および「−ＳＥＬＩＮＤＥＸ
ＥＱＥ２ＩＮＤＥＸ」信号の論理積に応じて「＋
ＩＮＨＥＸ２Ａ」信号をＯＲ回路８４１に出力す
る。

【０１２１】ＮＡＮＤ回路８４０は、ＯＲ回路８３３の
出力信号、「＋Ｅ２ＲＥＡＤＹ」信号の反転信号、
「＋Ｉ２ＵＳＥＩＸ」信号およびＮＯＲ回路８３４
の出力信号の論理積に応じて「＋ＩＮＨＥＸ２Ｂ」
信号をＯＲ回路８４１に出力する。

【０１２２】ＯＲ回路８４１は、ＡＮＤ回路８３９の出
力すなわち「＋ＩＮＨＥＸ２Ａ」信号とＮＡＮＤ回
路８４０の出力すなわち「＋ＩＮＨＥＸ２Ｂ」信号
との論理和に応じて最終的に実行ユニット起動レジスタ
３Ｂのセットを抑止する制御信号すなわち「＋ＩＮＨ
ＥＸ２」信号を発行する。

【０１２３】ＡＮＤ回路８４２は、ＯＲ回路８３５の出
力信号、「＋Ｅ３ＲＥＡＤＹ」信号、「＋Ｅ３ＵＳ
ＥＩＮＤＥＸ」信号および「−ＳＥＬＩＮＤＥＸ
ＥＱＥ３ＩＮＤＥＸ」信号の論理積に応じて「＋ＩＮ
ＨＥＸ３Ａ」信号をＯＲ回路８４４に出力する。

【０１２４】ＮＡＮＤ回路８４３は、ＯＲ回路８３６の
出力信号、「＋Ｅ３ＲＥＡＤＹ」信号の反転信号、
「＋Ｉ３ＵＳＥＩＮＤＥＸ」信号およびＮＯＲ回路
８３７の出力信号の論理積に応じて「＋ＩＮＨＥＸ３
Ｂ」信号をＯＲ回路８４４に出力する。

【０１２５】ＯＲ回路８４４は、ＡＮＤ回路８４２の出
力すなわち「＋ＩＮＨＥＸ３Ａ」信号とＮＡＮＤ回
路８４３の出力すなわち「＋ＩＮＨＥＸ３Ｂ」信号
との論理和に応じて最終的に実行ユニット起動レジスタ
３Ｃのセットを抑止する制御信号すなわち「＋ＩＮＨ
ＥＸ３」信号を発行する。

【０１２６】つぎに、図１５を参照して前述の実施の形
態２と相違する動作について説明する。図１５は実施の
形態３によるデータの流れを説明する図である。図１５
の例では、最初の命令解読サイクルでは、第１命令と第
２命令とがインデックス番号を使用し、かつ両命令のイ
ンデックス番号が異なる。このとき、第３命令はインデ
ックス番号を使用しない。

【０１２７】次サイクルでは、第１命令が実行ユニット
４Ａで実行され、第３命令が実行ユニット４Ｃで実行さ
れ、第２命令がリザベーションステーション７の第２エ
ントリエリア７２に格納される。同一サイクルで、後続
の命令列が解読サイクルに入る。ここで、第４命令はイ
ンデックス番号を使用し、そのインデックス番号は第２
エントリエリア７２のインデックス番号と等しくなる。
第５命令は第２エントリエリア７２が実行可能であるた
め、実行ユニット４Ｂに発行できなくなる。第３命令は
インデックス番号を使用して、そのインデックス番号は
第２エントリエリア７２のインデックス番号と異なる。

【０１２８】次サイクルでは、第４命令が実行ユニット
４Ａで実行され、第２エントリエリア７２中の第２命令
が実行ユニット４Ｂで実行され、第５命令，第６命令が
それぞれ第２エントリエリア７２，第３エントリエリア
７３に格納される。

【０１２９】以上説明したように、この実施の形態３に
よれば、前述の実施の形態１および２と共通する効果の
他に、制御ユニット８において、外部のリザベーション
ステーション７で同時処理すべき複数の命令を解読した
結果と制御ユニット８内部でその複数の命令を解読した
結果とに応じて複数の実行ユニット４Ａ，４Ｂ，４Ｃの
うちでディスパッチすべき実行ユニットを選択するとと
もに、解読結果および選択結果に基づいて複数の実行ユ
ニット４Ａ，４Ｂ，４Ｃのいずれかのディスパッチを抑
止する。これにより、複数命令を同時解読および実行す
ることで命令処理を高速に実行することが可能、かつそ
の高速化をレジスタを読み出すデータパスの大幅な増設
なしに必要最小限のハードウェア量で実現すること可能
である。

【０１３０】さて、上述した実施の形態１〜３では、３
つの命令を同時処理する場合を例に挙げていたが、この
発明は、これに限定されるものではなく、２つの命令、
もしくは４つ以上の命令を同時処理する場合にも適用可
能である。

【０１３１】以上、この発明を実施の形態１〜３により
説明したが、この発明の主旨の範囲内で種々の変形が可
能であり、これらをこの発明の範囲から排除するもので
はない。

【０１３２】

【発明の効果】以上説明したように、請求項１の発明に
よれば、制御ユニットにおいて、同時処理すべき複数の
命令を解読し、その解読結果によりオペランドのアドレ
ス生成に使用するレジスタを選択し、同時処理すべき複
数の命令について、選択したレジスタと互いに同一のレ
ジスタをオペランドのアドレス生成に用いる特定オペラ
ンド使用命令であるか否かを判定し、特定オペランド使
用命令であると判定した場合に、選択したレジスタ内容
をレジスタファイルの出力ポートから読み出してオペラ
ンドのアドレスを生成し、複数の命令実行手段が特定オ
ペランド使用命令をそれぞれ同時処理するようにしたの
で、オペランドのアドレス生成に使用するレジスタの内
容をレジスタファイルから読み出すデータパスが一つし
かない場合にも、特定オペランド使用命令については全
てオペランドアドレスを生成して同時実行することがで
き、同時処理すべき複数の命令の同時実行が抑止される
頻度を減らすことができるという効果を奏する。

【０１３３】また、請求項２の発明によれば、同時処理
を行う複数の命令が特定オペランド使用命令であるか否
かの判定結果を記憶し、記憶した判定結果に基づいて特
定オペランド使用命令をそれぞれ同時に処理するように
したので、特定オペランド使用命令だけを同時に処理す
るように制御することができるという効果を奏する。

【０１３４】また、請求項３の発明によれば、オペラン
ドのアドレス生成としてインデックスレジスタとベース
レジスタとディスプレースメントを使用し、同時処理を
行う複数の命令がそれぞれオペランドのアドレス生成に
用いるインデックスレジスタの中から、レジスタファイ
ルのポートからデータを出力するインデックスレジスタ
を選択し、同時処理を行う複数の命令のそれぞれについ
て、選択したインデックスレジスタと同一のインデック
スレジスタをオペランドのアドレス生成に用いる特定オ
ペランド使用命令であるか否かを判定するようにしたの
で、インデックスレジスタの内容をレジスタファイルか
ら読み出すデータパスが一つしかない場合にも、特定オ
ペランド使用命令については全てオペランドアドレスを
生成して同時実行することができ、同時処理すべき複数
の命令の同時実行が抑止される頻度を減らすことができ
るという効果を奏する。

【０１３５】また、請求項４の発明によれば、実行する
命令がインデックスレジスタを使用しない命令の場合に
は、選択したインデックスレジスタに関わらず命令実行
手段が命令を実行するようにしたので、同時処理すべき
複数の命令の同時実行が抑止される頻度をさらに減らす
ことができるという効果を奏する。

【０１３６】また、請求項５の発明によれば、同時処理
を行う複数の命令のうち、選択したレジスタとは異なる
レジスタをオペランドのアドレス生成に用いるために実
行を抑止された命令をそれぞれの命令実行手段に対応さ
せて保持し、保持した命令を命令実行手段が優先的に実
行するようにしたので、同時処理すべき命令のうち実行
が抑止された命令の実行の遅れを最小限にすることがで
きるという効果を奏する。

【０１３７】

【図面の簡単な説明】

【図１】この発明の実施の形態１による情報処理装置の
構成を示すブロック図である。

【図２】図１に示した制御ユニットのデコーダ部の構成
を示す回路図である。

【図３】図１に示した制御ユニットインデックス選択部
の構成を示す回路図である。

【図４】図１に示した制御ユニットのディスパッチ抑止
部の構成を示す回路図である。

【図５】実施の形態１において第２命令が実行ユニット
へ割り当てられる条件を表形式で説明する図である。

【図６】実施の形態１において第３命令が実行ユニット
へ割り当てられる条件を表形式で説明する図である。

【図７】この発明の実施の形態２による情報処理装置の
構成を示すブロック図である。

【図８】この発明の実施の形態２によるエントリ内容の
一例を示す図である。

【図９】図７に示した制御ユニットのインデックス選択
部の構成を示すブロック図である。

【図１０】図７に示した制御ユニットのディスパッチ抑
止部の構成を示すブロック図である。

【図１１】実施の形態２によるデータの流れを説明する
図である。

【図１２】この発明の実施の形態３による情報処理装置
の構成を示すブロック図である。

【図１３】図１２に示した制御ユニットのインデックス
選択部の構成を示すブロック図である。

【図１４】図１２に示した制御ユニットのディスパッチ
抑止部の構成を示すブロック図である。

【図１５】実施の形態３によるデータの流れを説明する
図である。

【図１６】従来例による情報処理装置の原理を説明する
模式図である。

【図１７】従来例による情報処理装置を具体的に示すブ
ロック図である。

【符号の説明】

１，５，８制御ユニット２レジスタファイル３Ａ，３Ｂ，３Ｃ実行ユニット起動レジスタ４Ａ，４Ｂ，４Ｃ実行ユニット７リザベーションステーション９Ａ，９Ｂ，９Ｃ命令レジスタ１１，８１デコーダ部１２，５１，８２インデックス選択部１３，５２，８３ディスパッチ抑止部７１第１エントリエリア７２第２エントリエリア７３第３エントリエリア

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平６−161753（ＪＰ，Ａ) 特開平７−93152（ＪＰ，Ａ) 特開昭63−12029（ＪＰ，Ａ) 特開平３−245223（ＪＰ，Ａ) 特開昭63−197233（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/38

Claims

(57)【特許請求の範囲】

【請求項１】同時処理すべき複数の命令に従って動作
する複数の命令実行手段と、前記複数の命令に従って前記各命令実行手段の動作を制
御する制御ユニットと、複数の出力ポートを有し、該出力ポートを用いて前記制
御ユニットに指示されたレジスタの内容を出力するレジ
スタファイルと、を有し、前記制御ユニットは、前記各命令実行手段に対する命令をデコードするデコー
ド手段と、前記デコード手段のデコード結果によりオペランドのア
ドレス生成に使用するレジスタを選択するアドレス生成
レジスタ選択手段と、前記同時処理すべき複数の命令が前記アドレス生成レジ
スタ選択手段により選択されたレジスタと互いに同一の
レジスタをオペランドのアドレス生成に用いる特定オペ
ランド使用命令であるか否かを判定する特定オペランド
使用命令判定手段とを備え、前記特定オペランド使用命令判定手段により前記特定オ
ペランド使用命令であると判定された場合に、前記アド
レス生成レジスタ選択手段により前記レジスタファイル
の出力ポートからレジスタ内容を読み出してオペランド
のアドレスを生成し、前記複数の命令実行手段が前記特
定オペランド使用命令をそれぞれ同時処理することを特
徴とする情報処理装置。
【請求項２】前記同時処理を行う複数の命令が前記特
定オペランド使用命令であるか否かを記憶する特定オペ
ランド使用命令情報記憶手段とをさらに備え、前記特定オペランド使用命令判定手段は、前記特定オペ
ランド使用命令であるか否かの判定結果を前記特定オペ
ランド使用命令情報記憶手段に書き込み、前記複数の命令実行手段は、前記特定オペランド使用命
令情報記憶手段により記憶された判定結果に基づいて前
記特定オペランド使用命令をそれぞれ同時に処理するこ
とを特徴とする請求項１に記載の情報処理装置。
【請求項３】前記オペランドのアドレス生成としてイ
ンデックスレジスタとベースレジスタとディスプレース
メントを使用し、前記アドレス生成レジスタ選択手段は、前記同時処理を
行う複数の命令がそれぞれオペランドのアドレス生成に
用いるインデックスレジスタの中から、前記レジスタフ
ァイルのポートからデータを出力するインデックスレジ
スタを選択し、前記特定オペランド使用命令判定手段は、前記同時処理
を行う複数の命令のそれぞれが前記アドレス生成レジス
タ選択手段により選択されたインデックスレジスタと同
一のインデックスレジスタをオペランドのアドレス生成
に用いる特定オペランド使用命令であるか否かを判定す
ることを特徴とする請求項１または２に記載の情報処理
装置。
【請求項４】前記複数の命令実行手段は、それぞれ実
行する命令がインデックスレジスタを使用しない命令の
場合には、前記アドレス生成レジスタ選択手段が選択す
るインデックスレジスタに関わらず該命令を実行するこ
とを特徴とする請求項３に記載の情報処理装置。
【請求項５】前記同時処理を行う複数の命令のうち前
記アドレス生成ジスタ選択手段により選択されたレジス
タとは異なるレジスタをオペランドのアドレス生成に用
いる場合に、実行を抑止された命令をそれぞれの命令実
行手段に対応させて保持する命令保持手段をさらに備
え、前記命令実行手段は、前記命令保持手段により保持され
た命令を優先的に実行することを特徴とする請求項１に
記載の情報処理装置。