WO2017077628A1 - 機能ユニット及び制御装置 - Google Patents

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WO2017077628A1
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unit
processing
control
input
functional
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PCT/JP2015/081232
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智 浮穴
佑太 竹中
富仁 後藤
達朗 大西
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三菱電機株式会社
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Priority to JP2017548584A priority patent/JP6423971B2/ja
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Priority to TW107140590A priority patent/TWI656419B/zh
Priority to TW105135321A priority patent/TWI656418B/zh
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    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
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    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
    • G05B19/056—Programming the PLC
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
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    • G05B2219/20—Pc systems
    • G05B2219/25—Pc structure of the system
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    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
    • Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]

Definitions

  • the present invention relates to a functional unit and a control device that are synchronized with other units.
  • Equipment in the FA (Factory Automation) field is generally realized by combining multiple types of equipment.
  • a plurality of devices constituting equipment in the FA field are connected to a programmable controller which is a control device that integrates control processing and information processing.
  • Programmable controllers are distributed in facilities in the FA field.
  • the programmable controllers arranged in a distributed manner synchronize based on a trigger signal that is input from a communication bus at a constant synchronization period (see Patent Document 1).
  • a functional unit that constitutes a programmable controller has been proposed that can perform functional processing in a control cycle shorter than the synchronization cycle of the trigger signal.
  • the programmable controller disclosed in Patent Document 1 has a problem that it cannot take advantage of the high-speed functional processing performance of the functional unit because the functional unit only performs functional processing once within one synchronization period. There is a point. Furthermore, when a plurality of input units and output units, which are functional units, are connected to the CPU unit, for this problem, synchronization control is started using a trigger signal input at the first synchronization cycle.
  • the present invention has been made in view of the above, and an object of the present invention is to obtain a functional unit that can make use of high-speed functional processing performance and can suppress variations in control cycle.
  • the present invention is a functional unit that synchronizes with other units based on a trigger signal input from the outside in a synchronization cycle.
  • the functional unit includes a functional processing unit that performs functional processing with a control cycle shorter than the synchronization cycle based on the trigger signal, and repeatedly performs the functional processing within one synchronization cycle to generate a processing result.
  • the functional unit includes an output control unit that collectively outputs the processing results of the functional processing unit based on the trigger signal.
  • the functional unit according to the present invention has the effect that it is possible to make use of high-speed functional performance and to suppress variations in the control cycle.
  • FIG. 1 The figure which shows the structure of a control system provided with the control apparatus which concerns on Embodiment 1.
  • FIG. The figure which shows the hardware constitutions of the control apparatus which concerns on Embodiment 1.
  • FIG. The figure which shows the memory area of the shared memory of the input-system unit of the control apparatus which concerns on Embodiment 1.
  • Time chart showing an example of the operation of the control device according to the first embodiment
  • the flowchart which shows an example of a process of the function processing unit of the input system unit of the control apparatus which concerns on Embodiment 1.
  • Time chart showing an example of the operation of the control device according to the second embodiment The flowchart which shows an example of a process of the function processing unit of the output type
  • FIG. The figure which shows the hardware constitutions of the functional unit which concerns on Embodiment 3. Time chart showing an example of the operation of the functional unit according to the third embodiment
  • FIG. 1 is a diagram illustrating a configuration of a control system including the control device according to the first embodiment.
  • the control system 1 constitutes equipment in the FA (Factory Automation) field, and as shown in FIG. 1, a plurality of devices 2 and 3 installed in the equipment and a control connected to the plurality of devices 2 and 3 A device 5 and a computer 6 connected to the control device 5 are provided.
  • the control system 1 includes two devices 2 and 3, but is not limited to two.
  • the device 2 is a sensor that detects a flow rate, pressure, concentration, or temperature installed in the facility
  • the device 3 is a switch, adjustment valve, electromagnetic valve, motor, or the like installed in the facility.
  • a drive device that performs an operation that is a pump.
  • the computer 6 creates a control program to be executed by the control device 5 and transmits it to the control device 5.
  • the control device 5 controls the machines 2 and 3 by executing a control program.
  • the control device 5 is a programmable controller (PLC).
  • the programmable controller is defined by JIS (Japanese Industrial Standards) B 3502: 2011.
  • the computer 6 executes a computer program, and as shown in FIG. 1, a CPU (Central Processing Unit) 61, a RAM (Random Access Memory) 62, and a ROM (Read Only Memory). ) 63, a storage device 64, an input device 65, a display device 66, and a communication interface 67.
  • the CPU 61, RAM 62, ROM 63, storage device 64, input device 65, display device 66, and communication interface 67 are connected to each other via the bus B.
  • the CPU 61 executes programs stored in the ROM 63 and the storage device 64 while using the RAM 62 as a work area.
  • the program stored in the ROM 63 is BIOS (Basic Input / Output System) or UEFI (Unified Extensible Firmware Interface), but the program stored in the ROM 63 is not limited to BIOS or UEFI.
  • the program stored in the storage device 64 is an operating system program and an engineering tool program.
  • the program stored in the storage device 64 is not limited to the operating system program and the engineering tool program.
  • the storage device 64 is an SSD or an HDD, but the storage device 64 is not limited to an SSD or an HDD.
  • the input device 65 receives an operation input from the user.
  • the input device 65 is a keyboard or a mouse, but is not limited to a keyboard or a mouse.
  • the display device 66 displays characters and images.
  • the display device 66 is a liquid crystal display device, but is not limited to a liquid crystal display device.
  • the communication interface 67 communicates with the control device 5.
  • FIG. 2 is a diagram illustrating a hardware configuration of the control device according to the first embodiment.
  • the control device 5 executes a functional process for connecting to the device 2 as a sensor and processing the detection result of the device 2 as a processing unit for processing and executing a control program.
  • Input system unit 20 Further, the control device 5 connects the output system unit 30 that is connected to the device 3 that is a drive device and transmits a control signal to the device 3, and the CPU unit 10, the input system unit 20, and the output system unit 30.
  • a backplane 40 is a diagram illustrating a hardware configuration of the control device according to the first embodiment.
  • the control device 5 executes a functional process for connecting to the device 2 as a sensor and processing the detection result of the device 2 as a processing unit for processing and executing a control program.
  • Input system unit 20 Further, the control device 5 connects the output system unit 30 that is connected to the device 3 that is a drive device and transmits a control signal to the device 3, and the CPU unit 10, the input
  • the backplane 40 has a flat plate shape.
  • a plurality of slots (not shown) for mounting the CPU unit 10, the input system unit 20, and the output system unit 30 are provided on the surface portion of the backplane 40.
  • any one of the CPU unit 10, the input system unit 20, and the output system unit 30 is mounted in each slot.
  • the mounting positions of the CPU unit 10, the input system unit 20, and the output system unit 30 on the backplane 40 can be appropriately selected. Even if there is a slot in the backplane 40 in which none of the CPU unit 10, the input system unit 20, and the output system unit 30 is mounted, the control device 1 can operate.
  • the backplane 40 includes a circuit board 41 and a control circuit 42 mounted on the circuit board 41.
  • the control circuit 42 includes a circuit that transmits the trigger signal TS at a constant synchronization period T shown in FIG. 5 that enables synchronous control of the CPU unit 10, the input system unit 20, and the output system unit 30.
  • 42 a and a communication relay control unit 42 b configured by a circuit for performing data transmission / reception among the CPU unit 10, the input system unit 20, and the output system unit 30.
  • the synchronous clock generation unit 42 a is connected to the CPU unit 10, the input system unit 20, and the output system unit 30 by the electric signal line S.
  • the synchronous clock generation unit 42a generates a trigger signal TS for enabling synchronous control at a constant synchronization period T, and generates the generated trigger signal TS at the synchronization period T with the CPU unit 10, the input system unit 20, and the output system unit. 30 at the same time.
  • the communication relay control unit 42b is connected to the CPU unit 10, the input system unit 20, and the output system unit 30 through bus communication lines L1, L2, and L3 provided separately from the electric signal line S.
  • the communication relay control unit 42b relays data transmission / reception among the CPU unit 10, the input system unit 20, and the output system unit 30.
  • the input system unit 20 is a functional unit
  • the output system unit 30 is another unit.
  • the CPU unit 10, the input system unit 20, and the output system unit 30 have the same configuration, referring to FIG. 2, the CPU unit 10, the input system unit 20, and the output system unit 30 have a common configuration.
  • the CPU unit 10, the input system unit 20, and the output system unit 30 include a circuit board 50, a communication processor 51 mounted on the circuit board 50, and a function processing unit mounted on the circuit board 50. And a function processing unit 52.
  • the communication processors 51 of the CPU unit 10, the input system unit 20, and the output system unit 30 are connected to each other via the bus communication lines L1, L2, and L3 and the communication relay control unit 42b.
  • the communication processor 51 performs data transmission / reception among the CPU unit 10, the input system unit 20, and the output system unit 30. Further, the communication processor 51 is connected to the synchronous clock generation unit 42a through the electric signal line S.
  • the communication processor 51 includes a counter control unit 51a configured by a counter, similarly to the technique described in Japanese Patent No. 5301040.
  • the counter control unit 51a incorporates a circuit that resets the counter value to zero.
  • the counter control unit 51a resets the counter value to zero at the rising timing of the trigger signal TS, but resets the counter value to zero at the falling timing of the trigger signal TS. Also good.
  • the communication processor 51 generates an interrupt signal when the counter value counted by the counter control unit 51a reaches an arbitrary value, and transmits the generated interrupt signal to the function processing unit 52.
  • the arbitrary value is set by the function processing unit 52 of the CPU unit 10.
  • the interrupt signal is a signal for causing the function processing unit 52 to execute the computer program.
  • Arbitrary values at which the communication processors 51 of the CPU unit 10, the input system unit 20, and the output system unit 30 generate interrupt signals are the same.
  • the arbitrary value is “zero”, but is not limited to “zero”.
  • the communication processor 51 generates an interrupt signal when the counter value counted by the counter control unit 51a becomes an arbitrary value, as in the technique described in Japanese Patent No. 5301040. It is not limited to this technique.
  • Arbitrary values of counters for generating interrupt signals of the communication processor 51 of the CPU unit 10, the input system unit 20, and the output system unit 30 are made the same, and the synchronous clock generation unit 42a simultaneously sends the trigger signal TS to the CPU unit 10 and the input system.
  • the CPU unit 10 By transmitting to the communication processor 51 of the unit 20 and the output system unit 30, the CPU unit 10, the input system unit 20, and the function processing unit 52 of the output system unit 30 execute the computer program in synchronization.
  • the input system unit 20 is synchronized with the output system unit 30 based on the trigger signal TS input from the outside of the input system unit 20 at a constant synchronization period T by synchronizing the function processing unit 52 with the communication processor 51. To do.
  • the output system unit 30 is synchronized with the function processing unit 52 by the communication processor 51, so that the input system unit 20 is based on the trigger signal TS input from the outside of the output system unit 30 at a constant synchronization period T. Synchronize with.
  • the communication processor 51 is configured by an ASIC (Aplication Specific Integrated Circuit) or FPGA (Field-Programmable Gate Array), but is not limited to the ASIC or FPGA.
  • the functional processing unit 52 includes an MPU (Micro-processing unit) 52a that stores a computer program and an internal control processor 52b that performs hardware processing.
  • MPU Micro-processing unit
  • the internal control processor 52b of the input system unit 20 performs a function process for processing the detection result input from the device 2, and the process result generated by the function process is used as the CPU unit 10, the input system unit 20, and the output system unit 30.
  • the internal control processor 52b of the output system unit 30 performs a functional process for processing a processing target, which is information input from the computer 6 via the CPU unit 10, and sends a processing result generated by the functional process to the device 3 as a control signal. Send as.
  • the internal control processor 52b is configured by ASIC or FPGA, but is not limited to ASIC or FPGA.
  • the function processing unit 52 of the input system unit 20 and the output system unit 30 includes an MPU 52a that stores a computer program and an internal control processor 52b that performs hardware processing, thereby performing functional processing of the internal control processor 52b.
  • the processing can be performed in the control cycle T1 shown in FIG. 5 shorter than the synchronization cycle T of the trigger signal TS, and the processing result of the internal control processor 52b can be generated.
  • the function processing unit 52 of the input system unit 20 and the output system unit 30 has a trigger signal input from the outside at a constant synchronization cycle T when the function processing unit 52 is synchronized by the communication processor 51. Based on the TS, the function processing of the internal control processor 52b is repeatedly performed a plurality of times within the synchronization period T of the trigger signal TS to generate a plurality of processing results.
  • the function processing unit 52 of the input system unit 20 and the output system unit 30 receives the interrupt signal transmitted by the communication processor 51 when the counter value counted by the counter control unit 51a becomes “zero”.
  • the internal control processor 52b performs functional processing.
  • the function processing unit 52 of the input system unit 20 and the output system unit 30 repeatedly performs the function processing starting from the trigger signal TS.
  • the control cycle is T1
  • the number of times the function processing unit 52 of the input system unit 20 and the output system unit 30 performs the function processing within one synchronization cycle T is N
  • the input system unit 20 and the function processing unit 52 of the output system unit 30 satisfy the following Expression 1.
  • FIG. 3 is a diagram illustrating a hardware configuration of an input system unit of the control device according to the first embodiment.
  • the communication processor 51 (I) of the input system unit 20 includes an interrupt signal control unit 51 b (I) and a bus communication processing unit 51 c (I) in addition to the counter control unit 51 a (I).
  • the interrupt signal control unit 51b (I) is connected to the counter control unit 51a (I) and the function processing unit 52 (I).
  • the interrupt signal control unit 51b (I) receives the counter value counted by the counter control unit 51a (I).
  • the interrupt signal control unit 51b (I) generates an interrupt signal when the counter value counted by the counter control unit 51a (I) reaches an arbitrary value set by the function processing unit 52 of the CPU unit 10, and performs function processing. Transmit to unit 52 (I).
  • the bus communication processing unit 51c (I) is connected to the function processing unit 52 (I).
  • the bus communication processing unit 51c (I) transmits and receives necessary data among the CPU unit 10, the input system unit 20, and the output system unit 30.
  • the input system unit 20 is connected to a synchronous clock generator 42a as shown in FIG. A clock interface 53 (I) and a bus interface 54 (I) connected to the communication relay control unit 42 b are provided.
  • the input system unit 20 includes an input circuit unit 55 (I) connected to the function processing unit 52 (I), an external input / output interface 56 (I) connected to the device 2, a shared memory 57 (I), Is provided.
  • the synchronous clock interface 53 (I) is connected to the electric signal line S and the counter control unit 51a (I).
  • the synchronous clock interface 53 (I) causes the counter control unit 51a (I) of the communication processor 51 (I) to receive the trigger signal TS generated by the synchronous clock generation unit 42a.
  • the bus interface 54 (I) is connected to the bus communication line L2 and the bus communication processing unit 51c (I).
  • the input circuit unit 55 (I) is connected to the internal control processor 52b (I) of the function processing unit 52 (I).
  • the input circuit unit 55 (I) is configured by an A / D (Analog / Digital) converter or a digital I / O (Input / Output).
  • the external input / output interface 56 (I) is connected to the device 2 and the input circuit unit 55 (I).
  • the detection result of the device 2 as a sensor is received by the input circuit unit 55 (I) through the external input / output interface 56 (I) and is received by the input circuit unit 55 (I).
  • the detection result of the device 2 is received by the internal control processor 52b (I), and functional processing is performed by the internal control processor 52b (I).
  • the shared memory 57 (I) is a storage device that stores data.
  • the MPU 52 a (I) of the function processing unit 52 (I) of the input system unit 20, the MPU 52 a (C) of the CPU unit 10, and the MPU 52 a of the output system unit 30. (O) is accessible.
  • FIG. 4 is a diagram illustrating a storage area of the shared memory of the input system unit of the control device according to the first embodiment.
  • the shared memory 57 (I) is connected to the function processing unit 52 (I) and the bus communication processing unit 51c (I) of the communication processor 51 (I).
  • the shared memory 57 (I) is configured by a RAM, but is not limited to the RAM.
  • the shared memory 57 (I) includes a trigger control count storage area 57a (I) which is a setting function unit for storing the trigger control count N, and an internal control processor of the function processing unit 52 (I). And a processing result storage area 57b (I) for storing the processing result of 52b (I).
  • the trigger control count N is the number of times the function processing of the function processing unit 52 (I) within the synchronization period T is repeatedly performed.
  • the trigger control count storage area 57a (I) is written with the trigger control count N from the computer program stored in the MPU 52a (I).
  • the trigger control count N written from the computer program stored in the MPU 52a (I) is referred to by the MPU 52a (I) of the function processing unit 52 (I).
  • the trigger control count storage area 57a (I) stores the trigger control count N, thereby setting the trigger control count N, which is the number of times that the function processing unit 52 (I) performs functional processing within one synchronization period T. To do.
  • the trigger control count N is written from the computer program stored in the MPU 52 a (I).
  • the trigger control count storage area 57 a (I) is disclosed and the CPU unit 10 is used. It may be written from the computer 6.
  • the processing result storage area 57b (I) is written with the processing result of the internal control processor 52b (I) by the MPU 52a (I) of the function processing unit 52 (I).
  • the processing result may be directly written by (I).
  • processing results corresponding to the trigger control count N are written in the order in which the internal control processor 52b (I) has processed.
  • the processing results for the trigger control count N stored at the timing when the next trigger signal TS is received are acquired by the MPU 52a (C) of the CPU unit 10.
  • the input system unit 20 may transmit the processing results for the trigger control count N stored in the shared memory 57 (I) to the MPU 52 a (C) of the CPU unit 10 at the timing when the next trigger signal TS is received. Note that the address of the processing result storage area 57b (I) is set in the CPU unit 10 in advance. The CPU unit 10 reads the processing result for the trigger control count N by reading a value from a preset address area.
  • the processing results for the trigger control count N are written by the MPU 52 a (I), and the processing results for the trigger control count N stored at the timing of receiving the next trigger signal TS are stored in the shared memory 57 (I).
  • Acquired by the MPU 52a (C) functions as an output control unit that collectively outputs a plurality of processing results of the function processing unit 52 (I) to the outside of the input system unit 20 based on the trigger signal TS.
  • a plurality of processing results are grouped together when the CPU unit 10 that is the outside outputs a plurality of processing results within a synchronization period T from when the trigger signal TS is input until the next trigger signal TS is input.
  • the CPU unit 10 is different from the input system unit 20 shown in FIG. 3 except that the input circuit unit 55 (I) and the external input / output interface 56 (I) are excluded. It is the same configuration.
  • the output system unit 30 is different from the input system unit 20 shown in FIG. 3 in the form of a D / A (Digital / Analog) converter or digital I instead of the input circuit unit 55 (I).
  • the configuration is the same except that an output circuit unit configured by / O is provided.
  • FIG. 5 is a time chart illustrating an example of the operation of the control device according to the first embodiment.
  • FIG. 6 is a flowchart illustrating an example of processing of the function processing unit of the input system unit of the control device according to the first embodiment.
  • a trigger signal TS is input from the synchronous clock generation unit 42a of the backplane 40 to the control device 5 according to the first embodiment as shown in FIG.
  • the function processing unit 52 (I) of the input system unit 20 receives the interrupt signal at the rising timing of the trigger signal TS.
  • the internal control processor 52b (I) performs functional processing on the detection result of the device 2 within the control cycle T1, and the MPU 52a (I) stores the processing result in the processing result storage area 57b (I) of the shared memory 57 (I). (Step ST1).
  • the MPU 52a (I) of the function processing unit 52 (I) refers to the trigger control count N stored in the trigger control count storage area 57a (I) of the shared memory 57 (I), and performs function processing for the trigger control count N. It is determined whether or not has been completed (step ST1).
  • step ST1 determines that the function process for the trigger control count N has not been completed (step ST1: No).
  • the process returns to step ST1.
  • step ST1: Yes the function process for one synchronization period T is completed.
  • step ST1: No the step ST1 is repeated, thereby, as shown in FIG. Functional processing for N is performed, and processing results for N times of trigger control times are written in the processing result storage area 57b (I) of the shared memory 57 (I).
  • the CPU unit 10 acquires the processing result stored in the processing result storage area 57b (I) of the shared memory 57 (I).
  • the CPU unit 10 associates information indicating the date and time with a plurality of acquired processing results and stores the information in the storage device 64 of the computer 6.
  • the processing of the processing results acquired by the CPU unit 10 is performed on this basis. It is not limited.
  • the CPU unit 10 is a processing unit that processes a plurality of processing results that are acquired by the CPU unit 10 and collectively output by the shared memory 57 (I) of the input system unit 20.
  • the input system unit 20 performs functional processing in the same manner as when the previous trigger signal TS is input.
  • FIG. 7 is a diagram showing a setting screen for the number of trigger controls of the input system unit of the control device according to the first embodiment.
  • the user operates the input device 65 of the computer 6 to display the trigger control count setting screen 100 shown in FIG. To display.
  • the trigger control count setting screen 100 sets a target unit display area 101 indicating “input system unit” which is a target unit name for setting the trigger control count N, and “trigger control count”. And a trigger control frequency setting area 102.
  • the determined trigger control count N is transmitted to the CPU unit 10 through the communication interface 67 of the computer 6, and the communication processor 51 of the CPU unit 10, the bus communication line L 1, the communication relay control unit 42 b of the backplane 40, the bus communication line L 2, and the input system unit 20.
  • the communication processor 51 (I) is sequentially transmitted to the communication processor 51 (I) and written in the trigger control count storage area 57 a (I) of the shared memory 57 (I) of the input system unit 20.
  • the function processing unit 52 (I) performs function processing in the control cycle T1 shorter than the synchronization cycle T of the trigger signal TS. carry out. Further, according to the input system unit 20 and the control device 5, the processing result of the function processing unit 52 (I) is written in the shared memory 57 (I) so that the processing result can be output collectively. Therefore, in the input system unit 20 and the control device 5, the function processing unit 52 (I) can execute the function processing a plurality of times within one synchronization period T, and the processing result is stored in the shared memory 57 (I). Since it is written, the processing result generated within one synchronization period T can be made available to the outside.
  • the input system unit 20 and the control device 5 can make use of the high-speed function processing that the input unit 20 has. Further, according to the input system unit 20 and the control device 5 according to the first embodiment, the detection result of the device 2 that is a sensor can be acquired at a cycle shorter than the synchronization cycle T.
  • the function processing unit 52 (I) repeatedly performs the function processing with the trigger signal TS as a starting point. Many functional processes can be performed. Furthermore, according to the input system unit 20 and the control device 5 according to the first embodiment, the function processing unit 52 (I) repeatedly performs the function processing starting from the trigger signal TS, so that the input system unit 20 is included in the system.
  • the input system unit 20 can synchronize with a further minimized period of the synchronization period T determined by the PLC system, and can perform control permanently.
  • the trigger control count N can be set in the trigger control count storage area 57a (I) of the shared memory 57 (I). It is possible to change the number of times of executing the function processing within the period T.
  • the trigger control count N is written from a computer program stored in the MPU 52a (I). Therefore, the input system unit 20 and the control device 5 according to Embodiment 1 can flexibly cope with the internal control processor 52b (I) without modification even if the future synchronization cycle T is shortened.
  • the input system unit 20 and the control device 5 allow the user to freely set the control cycle of functional processing that is minimized from the synchronization cycle T. It becomes possible to set to.
  • the shortest cycle of the functional processing control cycle is the control cycle T1.
  • the function processing performed by the function processing unit 52 (I) is performed over a plurality of synchronization periods T. Can be suppressed.
  • FIG. 8 is a diagram illustrating a hardware configuration of an output system unit of the control device according to the second embodiment.
  • FIG. 9 is a diagram illustrating a storage area of the shared memory of the output system unit of the control device according to the second embodiment. 8 and 9, the same parts as those in the first embodiment are denoted by the same reference numerals and description thereof is omitted.
  • the output system unit 30 is a functional unit, and the input system unit 20 is another unit.
  • the output system unit 30 includes an output circuit unit 55-2 (O) instead of the input circuit unit 55 (I) of the input system unit 20 of the first embodiment, and the external input / output interface 56 (O) is connected to the device 3. Connected.
  • the output circuit unit 55-2 (O) is configured by a D / A converter or a digital I / O.
  • the shared memory 57 (O) of the output system unit 30 includes a trigger control count storage area 57 a (O) that is a setting function unit that stores the trigger control count N, and a function processing unit 52 (O). And a processing target storage area 57c (O) for storing the processing target of the function processing of the internal control processor 52b (O).
  • the trigger control count storage area 57a (O) has the same configuration as the trigger control count storage area 57a (I) of the shared memory 57 (I) of the input system unit 20 according to the first embodiment.
  • processing target storage area 57c (O) a processing target processed by the function processing of the function processing unit 52 (O) by the computer 6 via the CPU unit 10 is written.
  • the processing targets are written in the processing target storage area 57c (O) in the order of function processing.
  • processing targets corresponding to the trigger control count N are written in the processing order of the internal control processor 52b (O).
  • the processing target storage area 57c (O) the stored processing targets for the number N of trigger controls are acquired by the MPU 52a (O) of the function processing unit 52 (O). Note that the address of the processing target storage area 57c (O) is set in the CPU unit 10 in advance.
  • the CPU unit 10 writes the processing target for the trigger control count N by writing a value in a preset address area.
  • the processing targets for the trigger control count N are written from the computer 6 via the CPU unit 10, so that a plurality of processing targets of the functional processing unit 52 (O) are based on the trigger signal TS.
  • the CPU unit 10 is a processing unit that collectively inputs processing targets to the shared memory 57 based on the trigger signal TS.
  • the fact that a plurality of processing results are collectively input means that the CPU unit 10 that is externally within the synchronization period T from when the trigger signal TS is input until the next trigger signal TS is input. Means writing a plurality of processing objects together.
  • the internal control processor 52b (O) of the functional processing unit 52 (O) of the output system unit 30 performs functional processing for processing the processing target stored in the processing target storage area 57c (O) of the shared memory 57 (O). carry out.
  • the function processing unit 52 (O) of the output system unit 30 receives the processing result generated by the function processing by the output circuit unit 55-2 (O), and then sends it to the device 3 through the external input / output interface 56 (O). Transmit as a control signal.
  • the function processing unit 52 (O) includes an MPU 52a (O) that stores a computer program and an internal control processor 52b (O) that performs hardware processing, thereby performing function processing to be processed on the trigger signal TS.
  • the control signal of the device 3 can be generated by performing the control cycle T1 shorter than the synchronization cycle T.
  • the function processing unit 52 (O) generates the control signal a plurality of times by the internal control processor 52b (O) repeatedly performing the function processing to be processed a plurality of times during one synchronization period T of the trigger signal TS.
  • FIG. 10 is a time chart illustrating an example of the operation of the control device according to the second embodiment.
  • FIG. 11 is a flowchart illustrating an example of processing of the function processing unit of the output system unit of the control device according to the second embodiment.
  • a trigger signal TS is input from the synchronous clock generation unit 42a of the backplane 40 to the control device 5 according to the second embodiment as shown in FIG.
  • the CPU unit 10 writes the processing target input from the computer 6 in the processing target storage area 57c (O) of the shared memory 57 (O) of the output system unit 30.
  • the function processing unit 52 (O) of the output system unit 30 receives an interrupt signal from the communication processor 51 (O) at the rising timing of the trigger signal TS.
  • the MPU 52a (O) of the function processing unit 52 (O) acquires a plurality of processing targets from the processing target storage area 57c (O) of the shared memory 57 (O) (step ST1-2).
  • the function processing unit 52 It is cleared by the MPU 52a (O) in (O) and becomes an empty state in which information is not stored.
  • the internal control processor 52b (O) of the function processing unit 52 (O) of the output system unit 30 performs the function processing to be processed, and outputs a control signal to the device 3 as shown in FIG. 10 (step ST1- 2).
  • the MPU 52a (O) of the function processing unit 52 (O) refers to the trigger control count N stored in the trigger control count storage area 57a (O) of the shared memory 57 (O), and performs function processing for the trigger control count N. It is determined whether or not has been completed (step ST3-2).
  • step ST3-2: No When the MPU 52a (O) determines that the function processing for the trigger control count N has not been completed (step ST3-2: No), the process returns to step ST1-2.
  • step ST3-2: Yes the function processing for one synchronization period T is completed.
  • step ST3-2: No the function processing unit 52 (O) determines that the function processing for the trigger control count N has not been completed (step ST3-2: No), by repeating step ST1-2, as shown in FIG. Then, the function processing for the trigger control count N is performed, and the control signal is output to the device 3.
  • the MPU 52a (O) of the function processing unit 52 (O) of the output system unit 30 acquires a plurality of processing targets from the processing target storage area 57c (O) of the shared memory 57 (O) in step ST-2. Thereafter, the CPU unit 10 clears the processing target input from the computer 6 by the MPU 52 a (O) of the function processing unit 52 (O) of the shared memory 57 (O) of the output system unit 30 and does not store information. The data is written in the empty processing target storage area 57c (O).
  • the trigger control count N of the output system unit 30 (O) of the control device 5 according to the second embodiment is set in the same manner as in the first embodiment.
  • the function processing unit 52 (O) performs function processing in a control cycle T1 that is shorter than the synchronization cycle T of the trigger signal TS. carry out. Further, according to the output system unit 30 and the control device 5, the processing target of the function processing unit 52 (O) is written from the outside to the shared memory 57 (O), and the processing targets are collectively input. For this reason, in the output system unit 30 and the control device 5, the function processing unit 52 (I) can execute the function processing a plurality of times within one synchronization period T. As a result, the input system unit 20 and the control device 5 can make use of the high-speed function processing that the input unit 20 has. Further, according to the output system unit 30 and the control device 5 according to the second embodiment, the control signal can be transmitted to the device 3 that is the driving device in a cycle shorter than the synchronization cycle T.
  • the function processing unit 52 (O) repeatedly performs the function processing with the trigger signal TS as a starting point, so that the output system unit 30 is included in the system. Variations in the control cycle T1 that are generated by the internal control processor 52b (O) when a plurality are arranged can be suppressed. Therefore, when a plurality of units are arranged in the system, the output system unit 30 can synchronize with a further minimized cycle of the synchronization cycle T determined by the PLC system, and can perform control permanently.
  • the output system unit 30 and the control device 5 since the trigger control count N is written from the computer program stored in the MPU 52a (I), the future synchronization cycle T is set as in the first embodiment. Even if it is shortened, it can be flexibly handled without modifying the internal control processor 52b (O).
  • the output system unit 30 and the control device 5 allow the user to freely set the control cycle of functional processing that is minimized from the synchronization cycle T. It becomes possible to set to.
  • the shortest cycle of the functional processing control cycle is the control cycle T1.
  • FIG. 12 is a diagram illustrating a hardware configuration of a functional unit according to the third embodiment.
  • FIG. 13 is a time chart illustrating an example of the operation of the functional unit according to the third embodiment. 12 and 13, the same parts as those in the first and second embodiments are denoted by the same reference numerals and description thereof is omitted.
  • the functional unit 70 is the input system unit 20 or the output system unit 30 described in the first embodiment and the second embodiment. As shown in FIG. 12, the functional unit 70 is a functional processing unit that, when receiving the trigger signal TS, performs the same functional processing as the input system unit 20 or the output system unit 30 at the rising timing of the trigger signal TS. A processing unit 52 is provided. The functional unit 70 includes a shared memory 57 having a trigger control count storage area 57a similar to the input system unit 20 or the output system unit 30. The communication processor 51 of the functional unit 70 is connected to the computer 6.
  • the functional unit 70 when the functional unit 70 receives the trigger signal TS input by the user operating the computer 6, as shown in FIG. 13, the trigger control count N written in the trigger control count storage area 57a. Perform functional processing for minutes. That is, the function processing unit 52 of the function unit 70 repeatedly performs the function processing for the trigger control count N from the trigger signal.
  • the trigger signal TS is input from the computer 6 to the functional unit 70.
  • the present invention is not limited to this, and the trigger signal TS is set to an arbitrary timing from the outside of the functional unit 70, that is, the trigger signal TS is aperiodic. Just enter it.
  • the functional unit 70 repeats the function processing for the trigger control count N at the rising timing of the trigger signal TS, and then performs arbitrary processing. However, the arbitrary processing may not be performed. good.
  • the functional processing unit 52 repeatedly performs the functional processing starting from the trigger signal TS. It is possible to make use of the high-speed function processing.
  • the configuration described in the above embodiment shows an example of the contents of the present invention, and can be combined with another known technique, and can be combined with other configurations without departing from the gist of the present invention. It is also possible to omit or change the part.
  • control device 10 CPU unit (processing unit), 20 input system unit, 30 output system unit, 52 function processing unit (function processing unit), 57 shared memory, 57a trigger control count storage area (setting function unit), 70 functions Unit, T synchronization cycle, T1 control cycle, TS trigger signal.

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Abstract

入力系ユニット（２０）は、外部から同期周期で入力するトリガ信号に基づいて、出力系ユニットと同期する。入力系ユニット（２０）は、トリガ信号に基づいて、同期周期よりも短い制御周期で機能処理を実施するとともに、一同期周期内で機能処理を繰り返し実施して処理結果を生成する機能処理ユニット（５２）と、トリガ信号に基づいて、機能処理ユニット（５２）の処理結果を纏めて出力させる共用メモリ（５７）と、を備える。

Description

機能ユニット及び制御装置
　本発明は、他のユニットと同期する機能ユニット及び制御装置に関する。
　ＦＡ（Factory　Automation）分野の設備は、複数の種類の機器を組み合わせて実現されることが一般的である。ＦＡ分野の設備を構成する複数の機器は、制御処理及び情報処理を統合した制御装置であるプログラマブルコントローラに接続される。プログラマブルコントローラは、ＦＡ分野の設備において分散配置される。分散配置されるプログラマブルコントローラは、通信用のバスから一定の同期周期で入力するトリガ信号に基づいて、同期する（特許文献１参照）。
特開２００６－２８５８８５号公報
　プログラマブルコントローラを構成する機能ユニットは、トリガ信号の同期周期よりも短い制御周期で機能処理が可能なものが提案されている。しかしながら、特許文献１に示されたプログラマブルコントローラは、機能ユニットが一つの同期周期内で一回の機能処理を行うだけであるため、機能ユニットが有する高速機能処理性能を活かすことができない、という問題点がある。さらに、機能ユニットである入力ユニットと出力ユニットとがＣＰＵユニットと複数接続されている場合、係る問題に対し、最初の同期周期で入力されるトリガ信号を用いて同期制御を開始し、以降は各ユニットに搭載された内部制御プロセッサの制御周期に委ねて高速制御を行うという解決方法もあるが、内部制御プロセッサごとに制御周期のばらつきが発生するため、長期間の制御を行っている場合、そのばらつきがやがては無視できない大きさになってしまうという、新たな問題点も発生する。
　本発明は、上記に鑑みてなされたものであって、高速機能処理性能を活かすことを可能とするとともに、制御周期のばらつきを抑制することができる機能ユニットを得ることを目的とする。
　上述した課題を解決し、目的を達成するために、本発明は、外部から同期周期で入力するトリガ信号に基づいて、他のユニットと同期する機能ユニットである。機能ユニットは、トリガ信号に基づいて、同期周期よりも短い制御周期で機能処理を実施するとともに、一同期周期内で前記機能処理を繰り返し実施して処理結果を生成する機能処理部を備えることを特徴とする。機能ユニットは、トリガ信号に基づいて、機能処理部の処理結果を纏めて出力させる出力制御部と、を備えることを特徴とする。
　本発明に係る機能ユニットは、高速機能性能を活かすことが可能になるとともに、制御周期のばらつきを抑制することができるという効果を奏する。
実施の形態１に係る制御装置を備える制御システムの構成を示す図 実施の形態１に係る制御装置のハードウェア構成を示す図 実施の形態１に係る制御装置の入力系ユニットのハードウェア構成を示す図 実施の形態１に係る制御装置の入力系ユニットの共用メモリの記憶領域を示す図 実施の形態１に係る制御装置の動作の一例を示すタイムチャート 実施の形態１に係る制御装置の入力系ユニットの機能処理ユニットの処理の一例を示すフローチャート 実施の形態１に係る制御装置の入力系ユニットのトリガ制御回数の設定画面を示す図 実施の形態２に係る制御装置の出力系ユニットのハードウェア構成を示す図 実施の形態２に係る制御装置の出力系ユニットの共用メモリの記憶領域を示す図 実施の形態２に係る制御装置の動作の一例を示すタイムチャート 実施の形態２に係る制御装置の出力系ユニットの機能処理ユニットの処理の一例を示すフローチャート 実施の形態３に係る機能ユニットのハードウェア構成を示す図 実施の形態３に係る機能ユニットの動作の一例を示すタイムチャート
　以下に、本発明の実施の形態に係る機能ユニット及び制御装置を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態１．
　図１は、実施の形態１に係る制御装置を備える制御システムの構成を示す図である。制御システム１は、ＦＡ（Factory　Automation）分野の設備を構成するものであり、図１に示すように、設備に設置される複数の機器２，３と、複数の機器２，３に接続した制御装置５と、制御装置５に接続したコンピュータ６と、を備える。実施の形態１において、制御システム１は、機器２，３を二つ備えるが、二つに限定されない。実施の形態１において、機器２は、設備に設置される流量、圧力、濃度、又は温度を検出するセンサであり、機器３は、設備に設置されるスイッチ、調整弁、電磁弁、モータ、又はポンプである動作を実施する駆動機器である。
　コンピュータ６は、制御装置５で実行される制御プログラムを作成して、制御装置５に送信する。制御装置５は、制御プログラムを実施することにより、機械２，３を制御する。実施の形態１において、制御装置５は、プログラマブルコントローラ（programmable　controllers（ＰＬＣ））である。プログラマブルコントローラは、ＪＩＳ（日本工業規格）　Ｂ　３５０２：２０１１により規定されたものである。
　実施の形態１に係るコンピュータ６は、コンピュータプログラムを実施するものであって、図１に示すように、ＣＰＵ（Central　Processing　Unit）６１と、ＲＡＭ（Random　Access　Memory）６２と、ＲＯＭ（Read　Only　Memory）６３と、記憶装置６４と、入力装置６５と、表示装置６６と、通信インタフェース６７と、を含む。ＣＰＵ６１、ＲＡＭ６２、ＲＯＭ６３、記憶装置６４、入力装置６５、表示装置６６及び通信インタフェース６７は、バスＢを介して相互に接続されている。
　ＣＰＵ６１は、ＲＡＭ６２を作業領域として使用しながら、ＲＯＭ６３及び記憶装置６４に記憶されているプログラムを実施する。ＲＯＭ６３に記憶されているプログラムは、ＢＩＯＳ（Basic　Input/Output　System）又はＵＥＦＩ（Unified　Extensible　Firmware　Interface）であるが、ＲＯＭ６３に記憶されているプログラムは、ＢＩＯＳ又はＵＥＦＩに限定されない。実施の形態１において、記憶装置６４に記憶されているプログラムは、オペレーティングシステムプログラム及びエンジニアリングツールプログラムであるが、記憶装置６４に記憶されているプログラムは、オペレーティングシステムプログラム及びエンジニアリングツールプログラムに限定されない。実施の形態１において、記憶装置６４は、ＳＳＤ又はＨＤＤであるが、記憶装置６４は、ＳＳＤ又はＨＤＤに限定されない。
　入力装置６５は、ユーザからの操作入力を受け付ける。実施の形態１において、入力装置６５は、キーボード又はマウスであるが、キーボード又はマウスに限定されない。表示装置６６は、文字及び画像を表示する。実施の形態１において、表示装置６６は、液晶表示装置であるが、液晶表示装置に限定されない。通信インタフェース６７は、制御装置５と通信を行う。
　図２は、実施の形態１に係る制御装置のハードウェア構成を示す図である。制御装置５は、図２に示すように、制御プログラムを処理、実施する処理ユニットであるＣＰＵユニット１０と、センサである機器２に接続しかつ機器２の検出結果を加工する機能処理を実施する入力系ユニット２０と、を備える。また、制御装置５は、駆動機器である機器３に接続しかつ機器３に制御信号を送信する出力系ユニット３０と、ＣＰＵユニット１０、入力系ユニット２０、及び出力系ユニット３０を相互に接続するバックプレーン４０と、を備える。
　バックプレーン４０は、平板状である。バックプレーン４０の表面部には、ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０を装着する図示しないスロットが複数設けられている。バックプレーン４０は、各スロットにＣＰＵユニット１０、入力系ユニット２０、及び出力系ユニット３０のいずれかを装着する。バックプレーン４０におけるＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０の装着位置は、適宜選択することができる。ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０のいずれも装着されないスロットが、バックプレーン４０に存在しても、制御装置１は動作可能である。
　バックプレーン４０は、回路基板４１と、回路基板４１に実装された制御回路４２とを備える。制御回路４２は、ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０の同期制御を可能とする図５に示す一定の同期周期Ｔでトリガ信号ＴＳを伝達する回路により構成された同期クロック生成部４２ａと、ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０間でデータ送受信を行うための回路により構成された通信中継制御部４２ｂとを備える。
　同期クロック生成部４２ａは、電気信号線ＳによりＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０に接続する。同期クロック生成部４２ａは、同期制御を可能とするためのトリガ信号ＴＳを一定の同期周期Ｔで生成し、生成したトリガ信号ＴＳを同期周期ＴでＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０に同時に送信する。
　通信中継制御部４２ｂは、電気信号線Ｓと別に設けられるバス通信線Ｌ１，Ｌ２，Ｌ３によりＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０に接続する。通信中継制御部４２ｂは、ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０間のデータ送受信を中継する。
　実施の形態１において、入力系ユニット２０は、機能ユニットであり、出力系ユニット３０は、他のユニットである。次に、ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０は、構成が同等であるので、図２を参照して、ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０の共通する構成を説明する。ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０は、図２に示すように、回路基板５０と、回路基板５０に実装された通信用プロセッサ５１と、回路基板５０に実装された機能処理部である機能処理ユニット５２とを備える。
　ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０の通信用プロセッサ５１は、バス通信線Ｌ１，Ｌ２，Ｌ３及び通信中継制御部４２ｂを介して、互いに接続される。通信用プロセッサ５１は、ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０間でデータ送受信を行う。また、通信用プロセッサ５１は、電気信号線Ｓを介して同期クロック生成部４２ａに接続している。
　実施の形態１において、通信用プロセッサ５１は、特許第５３０１０４１号公報に記載されている技術と同様に、カウンタ（Counter）により構成されたカウンタ制御部５１ａを備える。カウンタ制御部５１ａは、電気信号線Ｓを介してトリガ信号ＴＳを受信すると、カウンタの値をゼロにリセットする回路を内蔵する。実施の形態１において、カウンタ制御部５１ａは、トリガ信号ＴＳが立ち上がりのタイミングで、カウンタの値をゼロにリセットするが、トリガ信号ＴＳの立下りのタイミングで、カウンタの値をゼロにリセットしても良い。
　通信用プロセッサ５１は、カウンタ制御部５１ａがカウントするカウンタの値が任意の値になると、割込み信号を生成し、生成した割込み信号を機能処理ユニット５２に送信する。任意の値は、ＣＰＵユニット１０の機能処理ユニット５２により設定される。割り込み信号は、機能処理ユニット５２にコンピュータプログラムを実施させるための信号である。ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０の通信用プロセッサ５１が割込み信号を生成する任意の値は、同じである。実施の形態１において、任意の値は、「ゼロ」であるが、「ゼロ」に限定されない。実施の形態１において、通信用プロセッサ５１は、特許第５３０１０４１号公報に記載されている技術と同様に、カウンタ制御部５１ａがカウントするカウンタの値は任意の値になると割り込み信号を生成するが、この技術に限定されない。
　ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０の通信用プロセッサ５１の割込み信号を生成するカウンタの任意の値を同じにし、同期クロック生成部４２ａが同時にトリガ信号ＴＳをＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０の通信用プロセッサ５１に送信することで、ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０の機能処理ユニット５２は、同期してコンピュータプログラムを実施する。入力系ユニット２０は、通信用プロセッサ５１により機能処理ユニット５２が同期されることにより、入力系ユニット２０の外部から一定の同期周期Ｔで入力するトリガ信号ＴＳに基づいて、出力系ユニット３０と同期する。また、出力系ユニット３０は、通信用プロセッサ５１により機能処理ユニット５２が同期されることにより、出力系ユニット３０の外部から一定の同期周期Ｔで入力するトリガ信号ＴＳに基づいて、入力系ユニット２０と同期する。実施の形態１において、通信用プロセッサ５１は、ＡＳＩＣ（Aplication　Specific　Integrated　Circuit）又はＦＰＧＡ（Field-Programmable　Gate　Array）により構成されるが、ＡＳＩＣ又はＦＰＧＡに限定されない。
　機能処理ユニット５２は、コンピュータプログラムを記憶するＭＰＵ（Micro-processing　unit）５２ａと、ハードウェア処理を実施する内部制御用プロセッサ５２ｂとを備える。ＭＰＵ５２ａは、内部制御用プロセッサ５２ｂと連携して、割込み信号を受信すると、記憶したコンピュータプログラムを実施する。入力系ユニット２０の内部制御用プロセッサ５２ｂは、機器２から入力した検出結果を加工する機能処理を実施し、機能処理により生成された処理結果をＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０間で送受信するデータとする。出力系ユニット３０の内部制御用プロセッサ５２ｂは、ＣＰＵユニット１０を介してコンピュータ６から入力した情報である処理対象を加工する機能処理を実施し、機能処理により生成した処理結果を機器３に制御信号として送信する。実施の形態１において、内部制御用プロセッサ５２ｂは、ＡＳＩＣ又はＦＰＧＡにより構成されるが、ＡＳＩＣ又はＦＰＧＡに限定されない。
　入力系ユニット２０及び出力系ユニット３０の機能処理ユニット５２は、コンピュータプログラムを記憶するＭＰＵ５２ａと、ハードウェア処理を実施する内部制御用プロセッサ５２ｂとを備えることで、内部制御用プロセッサ５２ｂの機能処理をトリガ信号ＴＳの同期周期Ｔよりも短い図５に示す制御周期Ｔ１で実施し、内部制御用プロセッサ５２ｂの処理結果を生成することができる。実施の形態１において、入力系ユニット２０及び出力系ユニット３０の機能処理ユニット５２は、通信用プロセッサ５１により機能処理ユニット５２が同期されることにより、外部から一定の同期周期Ｔで入力するトリガ信号ＴＳに基づいて、トリガ信号ＴＳの同期周期Ｔ内に、内部制御用プロセッサ５２ｂの機能処理を繰り返し複数回実施して、処理結果を複数生成する。
　実施の形態１において、入力系ユニット２０及び出力系ユニット３０の機能処理ユニット５２は、カウンタ制御部５１ａがカウントするカウンタの値が「ゼロ」になると通信用プロセッサ５１が送信した割込み信号を受信し、内部制御用プロセッサ５２ｂが機能処理を実施する。このために、実施の形態１において、入力系ユニット２０及び出力系ユニット３０の機能処理ユニット５２は、トリガ信号ＴＳを起点に、機能処理を繰り返し実施する。また、実施の形態１において、制御周期をＴ１とし、入力系ユニット２０及び出力系ユニット３０の機能処理ユニット５２が一同期周期Ｔ内で機能処理を実施する実施回数をＮとすると、入力系ユニット２０及び出力系ユニット３０の機能処理ユニット５２は、以下の式１を満たす。
　Ｔ＞Ｔ１×Ｎ・・・式１
　以下、ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０の各構成要素のうちＣＰＵユニット１０の構成要素であると特定できる構成要素の符号の末尾に（Ｃ）と示し、入力系ユニット２０の構成要素であると特定できる構成要素の符号の末尾に（Ｉ）と示し、出力系ユニット３０の構成要素であると特定できる構成要素の符号の末尾に（Ｏ）と示す。図３は、実施の形態１に係る制御装置の入力系ユニットのハードウェア構成を示す図である。
　次に、図３を参照して、入力系ユニット２０の図２において省略された構成を説明する。入力系ユニット２０の通信用プロセッサ５１（Ｉ）は、カウンタ制御部５１ａ（Ｉ）に加え、割込み信号制御部５１ｂ（Ｉ）と、バス通信処理部５１ｃ（Ｉ）とを備える。割込み信号制御部５１ｂ（Ｉ）は、カウンタ制御部５１ａ（Ｉ）と、機能処理ユニット５２（Ｉ）に接続している。割込み信号制御部５１ｂ（Ｉ）は、カウンタ制御部５１ａ（Ｉ）がカウントするカウンタの値を受信する。割込み信号制御部５１ｂ（Ｉ）は、カウンタ制御部５１ａ（Ｉ）がカウントするカウンタの値がＣＰＵユニット１０の機能処理ユニット５２により設定された任意の値になると割込み信号を生成して、機能処理ユニット５２（Ｉ）に送信する。バス通信処理部５１ｃ（Ｉ）は、機能処理ユニット５２（Ｉ）に接続している。バス通信処理部５１ｃ（Ｉ）は、ＣＰＵユニット１０、入力系ユニット２０及び出力系ユニット３０間で必要なデータを送受信する。
　入力系ユニット２０は、回路基板５０（Ｉ）と、通信用プロセッサ５１（Ｉ）と、機能処理ユニット５２（Ｉ）とに加え、図３に示すように、同期クロック生成部４２ａに接続した同期クロックインタフェース５３（Ｉ）と、通信中継制御部４２ｂに接続したバスインタフェース５４（Ｉ）と、を備える。また、入力系ユニット２０は、機能処理ユニット５２（Ｉ）に接続した入力回路部５５（Ｉ）と、機器２に接続した外部入出力インタフェース５６（Ｉ）と、共用メモリ５７（Ｉ）と、を備える。
　同期クロックインタフェース５３（Ｉ）は、電気信号線Ｓと、カウンタ制御部５１ａ（Ｉ）とに接続している。同期クロックインタフェース５３（Ｉ）は、同期クロック生成部４２ａが生成したトリガ信号ＴＳを通信用プロセッサ５１（Ｉ）のカウンタ制御部５１ａ（Ｉ）に受信させる。バスインタフェース５４（Ｉ）は、バス通信線Ｌ２と、バス通信処理部５１ｃ（Ｉ）とに接続している。
　入力回路部５５（Ｉ）は、機能処理ユニット５２（Ｉ）の内部制御用プロセッサ５２ｂ（Ｉ）と接続している。入力回路部５５（Ｉ）は、Ａ／Ｄ（Analog／Digital）コンバータ又はデジタルＩ／Ｏ（Input/Output）により構成される。外部入出力インタフェース５６（Ｉ）は、機器２と、入力回路部５５（Ｉ）とに接続している。センサである機器２の検出結果は、外部入出力インタフェース５６（Ｉ）を通して入力回路部５５（Ｉ）に受信され、入力回路部５５（Ｉ）に受信される。機器２の検出結果は、内部制御用プロセッサ５２ｂ（Ｉ）に受信されて、内部制御用プロセッサ５２ｂ（Ｉ）により機能処理が実施される。
　共用メモリ５７（Ｉ）は、データを記憶する記憶装置であり、入力系ユニット２０の機能処理ユニット５２（Ｉ）のＭＰＵ５２ａ（Ｉ）、ＣＰＵユニット１０のＭＰＵ５２ａ（Ｃ）及び出力系ユニット３０のＭＰＵ５２ａ（Ｏ）がアクセス可能である。図４は、実施の形態１に係る制御装置の入力系ユニットの共用メモリの記憶領域を示す図である。共用メモリ５７（Ｉ）は、機能処理ユニット５２（Ｉ）と、通信用プロセッサ５１（Ｉ）のバス通信処理部５１ｃ（Ｉ）とに接続している。実施の形態１において、共用メモリ５７（Ｉ）は、ＲＡＭにより構成されているが、ＲＡＭに限定されない。
　共用メモリ５７（Ｉ）は、図４に示すように、トリガ制御回数Ｎを記憶する設定機能部であるトリガ制御回数記憶領域５７ａ（Ｉ）と、機能処理ユニット５２（Ｉ）の内部制御用プロセッサ５２ｂ（Ｉ）の処理結果を記憶する処理結果記憶領域５７ｂ（Ｉ）とを備える。トリガ制御回数Ｎは、同期周期Ｔ内の機能処理ユニット５２（Ｉ）の機能処理を繰り返し実施する実施回数である。実施の形態１において、トリガ制御回数記憶領域５７ａ（Ｉ）は、ＭＰＵ５２ａ（Ｉ）内に記憶されたコンピュータプログラムからトリガ制御回数Ｎが書き込まれる。トリガ制御回数記憶領域５７ａ（Ｉ）は、ＭＰＵ５２ａ（Ｉ）内に記憶されたコンピュータプログラムから書き込まれたトリガ制御回数Ｎが、機能処理ユニット５２（Ｉ）のＭＰＵ５２ａ（Ｉ）により参照される。トリガ制御回数記憶領域５７ａ（Ｉ）は、トリガ制御回数Ｎを記憶することで、機能処理ユニット５２（Ｉ）が一同期周期Ｔ内で機能処理を実施する実施回数であるトリガ制御回数Ｎを設定する。実施の形態１において、トリガ制御回数Ｎは、ＭＰＵ５２ａ（Ｉ）内に記憶されたコンピュータプログラムから書き込まれたが、トリガ制御回数記憶領域５７ａ（Ｉ）を公開しておき、ＣＰＵユニット１０を介してコンピュータ６から書き込まれても良い。
　実施の形態１において、処理結果記憶領域５７ｂ（Ｉ）は、機能処理ユニット５２（Ｉ）のＭＰＵ５２ａ（Ｉ）により内部制御用プロセッサ５２ｂ（Ｉ）の処理結果が書き込まれるが、内部制御用プロセッサ５２ｂ（Ｉ）により直接処理結果が書き込まれても良い。処理結果記憶領域５７ｂ（Ｉ）は、内部制御用プロセッサ５２ｂ（Ｉ）が処理した順にトリガ制御回数Ｎ分の処理結果が書き込まれる。実施の形態１において、処理結果記憶領域５７ｂ（Ｉ）は、次のトリガ信号ＴＳを受信したタイミングで記憶したトリガ制御回数Ｎ分の処理結果がＣＰＵユニット１０のＭＰＵ５２ａ（Ｃ）により取得されるが、入力系ユニット２０は、次のトリガ信号ＴＳを受信したタイミングで共用メモリ５７（Ｉ）に記憶したトリガ制御回数Ｎ分の処理結果をＣＰＵユニット１０のＭＰＵ５２ａ（Ｃ）に送信しても良い。なお、処理結果記憶領域５７ｂ（Ｉ）のアドレスは、予めＣＰＵユニット１０内に設定されている。ＣＰＵユニット１０は、予め設定されたアドレス領域から値を読み出すことでトリガ制御回数Ｎ分の処理結果を読み出している。
　共用メモリ５７（Ｉ）は、トリガ制御回数Ｎ分の処理結果がＭＰＵ５２ａ（Ｉ）により書き込まれ、次のトリガ信号ＴＳを受信したタイミングで記憶したトリガ制御回数Ｎ分の処理結果がＣＰＵユニット１０のＭＰＵ５２ａ（Ｃ）により取得されることで、トリガ信号ＴＳに基づいて、機能処理ユニット５２（Ｉ）の複数の処理結果を纏めて入力系ユニット２０の外部に出力させる出力制御部として機能する。実施の形態１において、複数の処理結果を纏めるとは、トリガ信号ＴＳが入力して次のトリガ信号ＴＳが入力するまでの同期周期Ｔ内に、複数の処理結果を外部であるＣＰＵユニット１０が取得可能な状態にすること、又は、複数の処理結果を外部であるＣＰＵユニット１０に送信することをいう。実施の形態１において、共用メモリ５７（Ｉ）の処理結果記憶領域５７ｂ（Ｉ）は、記憶した処理結果がＣＰＵユニット１０のＭＰＵ５２ａ（Ｃ）により取得されると、ＣＰＵユニット１０のＭＰＵ５２ａ（Ｃ）によりクリアされて情報を記憶していない空きの状態となる。
　また、実施の形態１に係る制御装置５において、ＣＰＵユニット１０は、図３に示す入力系ユニット２０とは、入力回路部５５（Ｉ）及び外部入出力インタフェース５６（Ｉ）を除いた以外は同一の構成である。実施の形態１に係る制御装置５において、出力系ユニット３０は、図３に示す入力系ユニット２０とは、入力回路部５５（Ｉ）の代わりにＤ／Ａ（Digital／Analog）コンバータ又はデジタルＩ／Ｏにより構成される出力回路部を備える以外は同一の構成である。
　次に、実施の形態１に係る入力系ユニット２０及び制御装置５の動作の一例を図面に基づいて説明する。図５は、実施の形態１に係る制御装置の動作の一例を示すタイムチャートである。図６は、実施の形態１に係る制御装置の入力系ユニットの機能処理ユニットの処理の一例を示すフローチャートである。
　実施の形態１に係る制御装置５には、図５に示すように、一定の同期周期Ｔでバックプレーン４０の同期クロック生成部４２ａからトリガ信号ＴＳが入力する。トリガ信号ＴＳが入力すると、入力系ユニット２０の機能処理ユニット５２（Ｉ）は、トリガ信号ＴＳの立ち上がりのタイミングで割込み信号を受信する。内部制御用プロセッサ５２ｂ（Ｉ）は、制御周期Ｔ１内で機器２の検出結果に機能処理を実施し、ＭＰＵ５２ａ（Ｉ）が、処理結果を共用メモリ５７（Ｉ）の処理結果記憶領域５７ｂ（Ｉ）に書き込む（ステップＳＴ１）。機能処理ユニット５２（Ｉ）のＭＰＵ５２ａ（Ｉ）は、共用メモリ５７（Ｉ）のトリガ制御回数記憶領域５７ａ（Ｉ）に記憶されたトリガ制御回数Ｎを参照し、トリガ制御回数Ｎ分の機能処理が終了したか否かを判定する（ステップＳＴ１）。
　ＭＰＵ５２ａ（Ｉ）が、トリガ制御回数Ｎ分の機能処理が終了していないと判定する（ステップＳＴ１：Ｎｏ）と、ステップＳＴ１に戻る。ＭＰＵ５２ａ（Ｉ）が、トリガ制御回数Ｎ分の機能処理が終了したと判定する（ステップＳＴ１：Ｙｅｓ）と、一同期周期Ｔ分の機能処理を終了する。機能処理ユニット５２（Ｉ）は、トリガ制御回数Ｎ分の機能処理が終了していないと判定する（ステップＳＴ１：Ｎｏ）と、ステップＳＴ１を繰り返すことで、図５に示すように、トリガ制御回数Ｎ分の機能処理を実施し、トリガ制御回数Ｎ分の処理結果を共用メモリ５７（Ｉ）の処理結果記憶領域５７ｂ（Ｉ）に書き込む。
　制御装置５に次のトリガ信号ＴＳが入力すると、図５に示すように、ＣＰＵユニット１０は、共用メモリ５７（Ｉ）の処理結果記憶領域５７ｂ（Ｉ）に記憶された処理結果を取得する。実施の形態１において、ＣＰＵユニット１０は、取得した複数の処理結果に日時を示す情報を対応付けてコンピュータ６の記憶装置６４に蓄積するが、ＣＰＵユニット１０の取得した処理結果の処理はこれに限定されない。実施の形態１において、ＣＰＵユニット１０は、ＣＰＵユニット１０により取得されることにより、入力系ユニット２０の共用メモリ５７（Ｉ）が纏めて出力させた複数の処理結果を処理する処理ユニットである。また、制御装置５に次のトリガ信号ＴＳが入力すると、図５に示すように、入力系ユニット２０は、前回のトリガ信号ＴＳが入力した際と同様に、機能処理を実施する。
　図７は、実施の形態１に係る制御装置の入力系ユニットのトリガ制御回数の設定画面を示す図である。実施の形態１に係る制御装置の入力系ユニットのトリガ制御回数の設定する際には、ユーザは、コンピュータ６の入力装置６５を操作し、図７に示すトリガ制御回数設定画面１００を表示装置６６に表示する。トリガ制御回数設定画面１００は、図７に示すように、トリガ制御回数Ｎを設定する対象のユニット名である「入力系ユニット」を示す対象ユニット表示領域１０１と、「トリガ制御回数」を設定するトリガ制御回数設定領域１０２とを少なくとも備える。ユーザは入力装置６５を操作して、トリガ制御回数設定領域１０２にトリガ制御回数Ｎを入力する入力動作を行い、入力したトリガ制御回数Ｎを決定する決定動作を行うと、決定されたトリガ制御回数Ｎは、コンピュータ６の通信インタフェース６７を通してＣＰＵユニット１０に送信され、ＣＰＵユニット１０の通信用プロセッサ５１、バス通信線Ｌ１、バックプレーン４０の通信中継制御部４２ｂ、バス通信線Ｌ２、入力系ユニット２０の通信用プロセッサ５１（Ｉ）に順に送信され、入力系ユニット２０の共用メモリ５７（Ｉ）のトリガ制御回数記憶領域５７ａ（Ｉ）に書き込まれる。
　実施の形態１に係る入力系ユニット２０及び制御装置５によれば、トリガ信号ＴＳに基づいて、機能処理ユニット５２（Ｉ）がトリガ信号ＴＳの同期周期Ｔよりも短い制御周期Ｔ１で機能処理を実施する。また、入力系ユニット２０及び制御装置５によれば、共用メモリ５７（Ｉ）に機能処理ユニット５２（Ｉ）の処理結果が書き込まれて、処理結果を纏めて出力可能な状態にする。このため、入力系ユニット２０及び制御装置５は、一つの同期周期Ｔ内で機能処理ユニット５２（Ｉ）が複数回機能処理を実施することができるとともに、共用メモリ５７（Ｉ）に処理結果が書き込まれるので、一つの同期周期Ｔ内で生成された処理結果を外部で利用可能な状態とすることができる。その結果、入力系ユニット２０及び制御装置５は、入力ユニット２０が有する高速機能処理を活かすことを可能とすることができる。また、実施の形態１に係る入力系ユニット２０及び制御装置５によれば、センサである機器２の検出結果を、同期周期Ｔよりも短い周期で取得することができる。
　また、実施の形態１に係る入力系ユニット２０及び制御装置５によれば、機能処理ユニット５２（Ｉ）がトリガ信号ＴＳを起点に機能処理を繰り返し実施するので、一つの同期周期Ｔ内で極力多くの機能処理を実施することができる。さらに、実施の形態１に係る入力系ユニット２０及び制御装置５によれば、機能処理ユニット５２（Ｉ）がトリガ信号ＴＳを起点に機能処理を繰り返し実施するので、システム内に入力系ユニット２０が複数配置された場合に、内部制御用プロセッサ５２ｂ（Ｉ）によって発生する制御周期Ｔ１のばらつきを抑制することもできる。よって、システム内に複数配置された場合に、入力系ユニット２０は、ＰＬＣシステムで決められた同期周期Ｔをさらに極小化した周期で同期し、永久的に制御を行うことが可能となる。
　また、実施の形態１に係る入力系ユニット２０及び制御装置５によれば、共用メモリ５７（Ｉ）のトリガ制御回数記憶領域５７ａ（Ｉ）にトリガ制御回数Ｎを設定することができるので、同期周期Ｔ内の機能処理を実施する回数を変更することができる。実施の形態１に係る入力系ユニット２０及び制御装置５は、トリガ制御回数ＮがＭＰＵ５２ａ（Ｉ）内に記憶されたコンピュータプログラムから書き込まれる。よって、実施の形態１に係る入力系ユニット２０及び制御装置５は、将来同期周期Ｔが短縮されても、内部制御プロセッサ５２ｂ（Ｉ）を改変することなく柔軟に対応できる。また、入力系ユニット２０及び制御装置５は、ＣＰＵユニット１０を介してコンピュータ６からトリガ制御回数Ｎが書き込まれる場合には、同期周期Ｔよりも極小化された機能処理の制御周期をユーザが自由に設定することが可能となる。ただし、機能処理の制御周期の最短周期は、制御周期Ｔ１となる。
　実施の形態１に係る入力系ユニット２０及び制御装置５によれば、式１を満たすので、機能処理ユニット５２（Ｉ）が実施する機能処理が複数の同期周期Ｔに亘って実施されることを抑制することができる。
実施の形態２．
　次に、本発明の実施の形態２に係る制御装置５を図面に基づいて説明する。図８は、実施の形態２に係る制御装置の出力系ユニットのハードウェア構成を示す図である。図９は、実施の形態２に係る制御装置の出力系ユニットの共用メモリの記憶領域を示す図である。図８及び図９において、実施の形態１と同一部分には、同一符号を付して説明を省略する。
　実施の形態２に係る制御装置５において、出力系ユニット３０は、機能ユニットであり、入力系ユニット２０は、他のユニットである。出力系ユニット３０は、実施の形態１の入力系ユニット２０の入力回路部５５（Ｉ）の代わりに出力回路部５５－２（Ｏ）を備え、外部入出力インタフェース５６（Ｏ）が機器３に接続している。出力回路部５５－２（Ｏ）は、Ｄ／Ａコンバータ又はデジタルＩ／Ｏにより構成される。
　出力系ユニット３０の共用メモリ５７（Ｏ）は、図９に示すように、トリガ制御回数Ｎを記憶する設定機能部であるトリガ制御回数記憶領域５７ａ（Ｏ）と、機能処理ユニット５２（Ｏ）の内部制御用プロセッサ５２ｂ（Ｏ）の機能処理の処理対象を記憶する処理対象記憶領域５７ｃ（Ｏ）とを備える。トリガ制御回数記憶領域５７ａ（Ｏ）は、実施の形態１に係る入力系ユニット２０の共用メモリ５７（Ｉ）のトリガ制御回数記憶領域５７ａ（Ｉ）と同一の構成である。
　処理対象記憶領域５７ｃ（Ｏ）は、ＣＰＵユニット１０を介してコンピュータ６により機能処理ユニット５２（Ｏ）の機能処理により加工される処理対象が書き込まれる。処理対象は、処理対象記憶領域５７ｃ（Ｏ）に機能処理される順に書き込まれる。処理対象記憶領域５７ｃ（Ｏ）には、トリガ制御回数Ｎ分の処理対象が、内部制御用プロセッサ５２ｂ（Ｏ）の処理順に書き込まれる。処理対象記憶領域５７ｃ（Ｏ）は、記憶したトリガ制御回数Ｎ分の処理対象が機能処理ユニット５２（Ｏ）のＭＰＵ５２ａ（Ｏ）により取得される。なお、処理対象記憶領域５７ｃ（Ｏ）のアドレスは、予めＣＰＵユニット１０内に設定されている。ＣＰＵユニット１０は、予め設定されたアドレス領域に値を書き込むことでトリガ制御回数Ｎ分の処理対象を書き込む。共用メモリ５７（Ｏ）は、トリガ制御回数Ｎ分の処理対象がＣＰＵユニット１０を介してコンピュータ６から書き込まれることで、トリガ信号ＴＳに基づいて、機能処理ユニット５２（Ｏ）の複数の処理対象が出力系ユニット３０の外部から纏めて入力される入力制御部として機能する。このため、実施の形態２において、ＣＰＵユニット１０は、トリガ信号ＴＳに基づいて、共用メモリ５７に処理対象を纏めて入力する処理ユニットである。なお、実施の形態２において、複数の処理結果が纏めて入力されるとは、トリガ信号ＴＳが入力して次のトリガ信号ＴＳが入力するまでの同期周期Ｔ内に、外部であるＣＰＵユニット１０が複数の処理対象を纏めて書き込むことをいう。
　出力系ユニット３０の機能処理ユニット５２（Ｏ）の内部制御用プロセッサ５２ｂ（Ｏ）は、共用メモリ５７（Ｏ）の処理対象記憶領域５７ｃ（Ｏ）に記憶された処理対象を加工する機能処理を実施する。出力系ユニット３０の機能処理ユニット５２（Ｏ）は、機能処理により生成される処理結果を出力回路部５５－２（Ｏ）により受信された後、外部入出力インタフェース５６（Ｏ）を通して機器３に制御信号として送信する。
　機能処理ユニット５２（Ｏ）は、コンピュータプログラムを記憶するＭＰＵ５２ａ（Ｏ）と、ハードウェア処理を実施する内部制御用プロセッサ５２ｂ（Ｏ）とを備えることで、処理対象の機能処理をトリガ信号ＴＳの同期周期Ｔよりも短い制御周期Ｔ１で実施し、機器３の制御信号を生成することができる。機能処理ユニット５２（Ｏ）は、トリガ信号ＴＳの一同期周期Ｔの間に、内部制御用プロセッサ５２ｂ（Ｏ）が処理対象の機能処理を繰り返し複数回実施して、制御信号を複数回生成し、機器３に送信する。
　次に、実施の形態２に係る出力系ユニット３０及び制御装置５の動作の一例を図面に基づいて説明する。図１０は、実施の形態２に係る制御装置の動作の一例を示すタイムチャートである。図１１は、実施の形態２に係る制御装置の出力系ユニットの機能処理ユニットの処理の一例を示すフローチャートである。
　実施の形態２に係る制御装置５には、図１０に示すように、一定の同期周期Ｔでバックプレーン４０の同期クロック生成部４２ａからトリガ信号ＴＳが入力する。トリガ信号ＴＳが入力すると、ＣＰＵユニット１０は、コンピュータ６から入力された処理対象を出力系ユニット３０の共用メモリ５７（Ｏ）の処理対象記憶領域５７ｃ（Ｏ）に書き込む。
　制御装置５に、次のトリガ信号ＴＳが入力すると、出力系ユニット３０の機能処理ユニット５２（Ｏ）は、トリガ信号ＴＳの立ち上がりのタイミングで通信用プロセッサ５１（Ｏ）から割込み信号を受信する。機能処理ユニット５２（Ｏ）のＭＰＵ５２ａ（Ｏ）は、共用メモリ５７（Ｏ）の処理対象記憶領域５７ｃ（Ｏ）から複数の処理対象を取得する（ステップＳＴ１－２）。実施の形態２において、共用メモリ５７（Ｏ）の処理対象記憶領域５７ｃ（Ｏ）は、記憶した処理結果が機能処理ユニット５２（Ｏ）のＭＰＵ５２ａ（Ｏ）により取得されると、機能処理ユニット５２（Ｏ）のＭＰＵ５２ａ（Ｏ）によりクリアされて情報を記憶していない空きの状態となる。
　出力系ユニット３０の機能処理ユニット５２（Ｏ）の内部制御用プロセッサ５２ｂ（Ｏ）が処理対象の機能処理を実施し、図１０に示すように、制御信号を機器３に出力する（ステップＳＴ１－２）。機能処理ユニット５２（Ｏ）のＭＰＵ５２ａ（Ｏ）は、共用メモリ５７（Ｏ）のトリガ制御回数記憶領域５７ａ（Ｏ）に記憶されたトリガ制御回数Ｎを参照し、トリガ制御回数Ｎ分の機能処理が終了したか否かを判定する（ステップＳＴ３－２）。
　ＭＰＵ５２ａ（Ｏ）が、トリガ制御回数Ｎ分の機能処理が終了していないと判定する（ステップＳＴ３－２：Ｎｏ）と、ステップＳＴ１－２に戻る。ＭＰＵ５２ａ（Ｏ）が、トリガ制御回数Ｎ分の機能処理が終了したと判定する（ステップＳＴ３－２：Ｙｅｓ）と、一同期周期Ｔ分の機能処理を終了する。機能処理ユニット５２（Ｏ）は、トリガ制御回数Ｎ分の機能処理が終了していないと判定する（ステップＳＴ３－２：Ｎｏ）と、ステップＳＴ１－２を繰り返すことで、図１０に示すように、トリガ制御回数Ｎ分の機能処理を実施し、制御信号を機器３に出力する。
　また、出力系ユニット３０の機能処理ユニット５２（Ｏ）のＭＰＵ５２ａ（Ｏ）が、ステップＳＴ－２において、共用メモリ５７（Ｏ）の処理対象記憶領域５７ｃ（Ｏ）から複数の処理対象を取得した後、ＣＰＵユニット１０は、コンピュータ６から入力された処理対象を出力系ユニット３０の共用メモリ５７（Ｏ）の機能処理ユニット５２（Ｏ）のＭＰＵ５２ａ（Ｏ）によりクリアされて情報を記憶していない空きの状態の処理対象記憶領域５７ｃ（Ｏ）に書き込む。
　また、実施の形態２に係る制御装置５の出力系ユニット３０（Ｏ）のトリガ制御回数Ｎは、実施の形態１と同様に設定される。
　実施の形態２に係る出力系ユニット３０及び制御装置５によれば、トリガ信号ＴＳに基づいて、機能処理ユニット５２（Ｏ）がトリガ信号ＴＳの同期周期Ｔよりも短い制御周期Ｔ１で機能処理を実施する。また、出力系ユニット３０及び制御装置５によれば、共用メモリ５７（Ｏ）に機能処理ユニット５２（Ｏ）の処理対象が外部から書き込まれて処理対象が纏めて入力する。このため、出力系ユニット３０及び制御装置５は、一つの同期周期Ｔ内で機能処理ユニット５２（Ｉ）が複数回機能処理を実施することができる。その結果、入力系ユニット２０及び制御装置５は、入力ユニット２０が有する高速機能処理を活かすことを可能とすることができる。また、実施の形態２に係る出力系ユニット３０及び制御装置５によれば、同期周期Ｔよりも短い周期で駆動機器である機器３に制御信号を送信することができる。
　また、実施の形態２に係る出力系ユニット３０及び制御装置５によれば、機能処理ユニット５２（Ｏ）がトリガ信号ＴＳを起点に機能処理を繰り返し実施するので、システム内に出力系ユニット３０が複数配置された場合に、内部制御用プロセッサ５２ｂ（Ｏ）によって発生する制御周期Ｔ１のばらつきを抑制することもできる。よって、システム内に複数配置された場合に、出力系ユニット３０は、ＰＬＣシステムで決められた同期周期Ｔをさらに極小化した周期で同期し、永久的に制御を行うことが可能となる。
　実施の形態２に係る出力系ユニット３０及び制御装置５は、トリガ制御回数ＮがＭＰＵ５２ａ（Ｉ）内に記憶されたコンピュータプログラムから書き込まれるので、実施の形態１と同様に、将来同期周期Ｔが短縮されても、内部制御プロセッサ５２ｂ（Ｏ）を改変することなく柔軟に対応できる。また、出力系ユニット３０及び制御装置５は、ＣＰＵユニット１０を介してコンピュータ６からトリガ制御回数Ｎが書き込まれる場合には、同期周期Ｔよりも極小化された機能処理の制御周期をユーザが自由に設定することが可能となる。ただし、機能処理の制御周期の最短周期は、制御周期Ｔ１となる。
実施の形態３．
　次に、本発明の実施の形態３に係る機能ユニット７０を図面に基づいて説明する。図１２は、実施の形態３に係る機能ユニットのハードウェア構成を示す図である。図１３は、実施の形態３に係る機能ユニットの動作の一例を示すタイムチャートである。図１２及び図１３において、実施の形態１及び実施の形態２と同一部分には、同一符号を付して説明を省略する。
　実施の形態３において、機能ユニット７０は、実施の形態１及び実施の形態２に記載された入力系ユニット２０又は出力系ユニット３０である。機能ユニット７０は、図１２に示すように、トリガ信号ＴＳを受信すると、トリガ信号ＴＳの立ち上がりのタイミングで入力系ユニット２０又は出力系ユニット３０と同様の機能処理を実施する機能処理部である機能処理ユニット５２を備える。機能ユニット７０は、入力系ユニット２０又は出力系ユニット３０と同様のトリガ制御回数記憶領域５７ａを有する共用メモリ５７を備える。機能ユニット７０の通信用プロセッサ５１は、コンピュータ６に接続している。
　実施の形態３において、機能ユニット７０は、ユーザがコンピュータ６を操作することにより入力したトリガ信号ＴＳを受信すると、図１３に示すように、トリガ制御回数記憶領域５７ａに書き込まれたトリガ制御回数Ｎ分、機能処理を実施する。即ち、機能ユニット７０の機能処理ユニット５２は、トリガ信号を起点に、機能処理をトリガ制御回数Ｎ分繰り返し実施する。実施の形態３において、機能ユニット７０にコンピュータ６からトリガ信号ＴＳを入力したが、これに限定されず、トリガ信号ＴＳを機能ユニット７０の外部から任意のタイミング、即ち、トリガ信号ＴＳを非周期的に入力すれば良い。また、実施の形態３において、機能ユニット７０は、トリガ信号ＴＳの立ち上がりのタイミングで機能処理をトリガ制御回数Ｎ分繰り返し、その後、任意の処理を実施するが、任意の処理を実施しなくても良い。
　実施の形態３に係る機能ユニット７によれば、実施の形態１及び実施の形態２と同様に、トリガ信号ＴＳを起点に、機能処理ユニット５２が機能処理を繰り返し実施するので、機能ユニット７０が有する高速機能処理を活かすことを可能とすることができる。
　以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
　５　制御装置、１０　ＣＰＵユニット（処理ユニット）、２０　入力系ユニット、３０　出力系ユニット、５２　機能処理ユニット（機能処理部）、５７　共用メモリ、５７ａ　トリガ制御回数記憶領域（設定機能部）、７０　機能ユニット、Ｔ　同期周期、Ｔ１　制御周期、ＴＳ　トリガ信号。

Claims (8)

  1. 　外部から同期周期で入力するトリガ信号に基づいて、他のユニットと同期する機能ユニットであって、
    　前記トリガ信号に基づいて、前記同期周期よりも短い制御周期で機能処理を実施するとともに、一同期周期内で前記機能処理を繰り返し実施して処理結果を生成する機能処理部と、
    　前記トリガ信号に基づいて、前記機能処理部の処理結果を纏めて外部に出力させる出力制御部と、
    　を備えることを特徴とする機能ユニット。
  2. 　外部から同期周期で入力するトリガ信号に基づいて、他のユニットと同期する機能ユニットであって、
    　前記トリガ信号に基づいて、前記同期周期よりも短い制御周期で機能処理を実施するとともに、一同期周期内で前記機能処理を繰り返し実施して処理結果を生成する機能処理部と、
    　前記トリガ信号に基づいて、前記機能処理部の処理対象が外部から纏めて入力される入力制御部と、
    　を備えることを特徴とする機能ユニット。
  3. 　前記機能処理部は、前記トリガ信号を起点に、前記機能処理を繰り返し実施することを特徴とする請求項１又は請求項２に記載の機能ユニット。
  4. 　前記機能処理部が、一同期周期内で前記機能処理を実施する実施回数を設定する設定機能部を備えることを特徴とする請求項１又は請求項２に記載の機能ユニット。
  5. 　前記同期周期をＴとし、前記制御周期をＴ１とし、前記実施回数をＮとすると、
    　Ｔ＞Ｔ１×Ｎを満たすことを特徴とする請求項４に記載の機能ユニット。
  6. 　請求項１に記載の機能ユニットと、
    　前記トリガ信号に基づいて、前記機能ユニットの前記出力制御部が纏めて外部に出力させた前記処理結果を処理する処理ユニットと、
    　を備えることを特徴とする制御装置。
  7. 　請求項２に記載の機能ユニットと、
    　前記トリガ信号に基づいて、前記入力制御部に前記処理対象を纏めて入力する処理ユニットと、
    　を備えることを特徴とする制御装置。
  8. 　外部から入力するトリガ信号に基づいて、機能処理を実施する機能ユニットであって、
    　前記トリガ信号を起点に、前記機能処理を繰り返し実施する機能処理部を備えることを特徴とする機能ユニット。
     
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