CN113671894B - 功能单元及控制装置 - Google Patents

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Abstract

输入系统单元(20)基于从外部以同步周期输入的触发信号而与输出系统单元同步。输入系统单元(20)具有：功能处理单元(52)，其基于触发信号，以比同步周期短的控制周期实施功能处理，且在一个同步周期内反复实施功能处理而生成处理结果；以及共享存储器(57)，其基于触发信号，将功能处理单元(52)的处理结果汇总地输出。

Description

功能单元及控制装置
本申请是基于2015年11月5日提出的中国国家申请号201580084288.8(PCT/JP2015/081232)申请(功能单元及控制装置)的分案申请，以下引用其内容。
技术领域
本发明涉及与其他单元同步的功能单元及控制装置。
背景技术
FA(Factory Automation)领域的设备通常是将多个种类的仪器组合而实现的。构成FA领域的设备的多个仪器，与整合了控制处理及信息处理的控制装置即可编程控制器连接。可编程控制器在FA领域的设备中分散配置。分散配置的可编程控制器基于从通信用总线以恒定的同步周期输入的触发信号而同步(参照专利文献1)。
专利文献1：日本特开2006-285885号公报
发明内容
关于构成可编程控制器的功能单元，提出了能够以比触发信号的同步周期短的控制周期进行功能处理的功能单元。但是，在专利文献1中示出的可编程控制器存在下述问题，即，功能单元在一个同步周期内仅进行一次功能处理，因此不能有效利用功能单元所具有的高速功能处理性能。并且，在与CPU单元连接有多个作为功能单元的输入单元和输出单元的情况下，针对该问题还存在下述解决方法，即，使用在最初的同步周期输入的触发信号而开始同步控制，之后按照搭载于各单元的内部控制处理器的控制周期而进行高速控制，但还产生新的问题，即，在每个内部控制处理器会分别产生控制周期的波动，因此在进行长时间的控制的情况下，该波动终究会变成不能忽视的大小。
本发明就是鉴于上述问题而提出的，其目的在于得到能够有效利用高速功能处理性能，且能够抑制控制周期的波动的功能单元。
为了解决上述问题，达成目的，本发明是基于从外部以同步周期输入的触发信号而与其他单元同步的功能单元。功能单元的特征在于，具有功能处理部，该功能处理部基于触发信号，以比同步周期短的控制周期实施功能处理，且在一个同步周期内反复实施所述功能处理而生成处理结果。功能单元的特征在于，具有输出控制部，该输出控制部基于触发信号，将功能处理部的处理结果汇总地输出。
发明的效果
本发明涉及的功能单元取得下述效果，即，能够有效利用高速功能处理性能，且能够抑制控制周期的波动。
附图说明
图1是表示控制系统的结构的图，该控制系统具有实施方式1涉及的控制装置。
图2是表示实施方式1涉及的控制装置的硬件结构的图。
图3是表示实施方式1涉及的控制装置的输入系统单元的硬件结构的图。
图4是表示实施方式1涉及的控制装置的输入系统单元的共享存储器的存储区域的图。
图5是表示实施方式1涉及的控制装置的动作的一个例子的时序图。
图6是表示实施方式1涉及的控制装置的输入系统单元的功能处理单元的处理的一个例子的流程图。
图7是表示实施方式1涉及的控制装置的输入系统单元的触发控制次数的设定画面的图。
图8是表示实施方式2涉及的控制装置的输出系统单元的硬件结构的图。
图9是表示实施方式2涉及的控制装置的输出系统单元的共享存储器的存储区域的图。
图10是表示实施方式2涉及的控制装置的动作的一个例子的时序图。
图11是表示实施方式2涉及的控制装置的输出系统单元的功能处理单元的处理的一个例子的流程图。
图12是表示实施方式3涉及的功能单元的硬件结构的图。
图13是表示实施方式3涉及的功能单元的动作的一个例子的时序图。
具体实施方式
下面，基于附图对本发明的实施方式涉及的功能单元及控制装置详细地进行说明。此外，本发明不限定于该实施方式。
实施方式1.
图1是表示控制系统的结构的图，该控制系统具有实施方式1涉及的控制装置。控制系统1构成FA(Factory Automation)领域的设备，如图1所示，具有：多个仪器2、3，它们设置于设备；控制装置5，其与多个仪器2、3连接；以及计算机6，其与控制装置5连接。在实施方式1中，控制系统1具有2个仪器2、3，但不限定于2个。在实施方式1中，仪器2是设置于设备的对流量、压力、浓度或温度进行检测的传感器，仪器3是设置于设备的开关、调节阀、电磁阀、电动机或泵，是实施动作的驱动仪器。
计算机6创建由控制装置5执行的控制程序，发送至控制装置5。控制装置5通过执行控制程序，从而对仪器2、3进行控制。在实施方式1中，控制装置5是可编程控制器(programmable controllers(PLC))。可编程控制器是由JIS(日本工业标准)B 3502:2011规定的。
实施方式1涉及的计算机6执行计算机程序，如图1所示，其包含：CPU(CentralProcessing Unit)61、RAM(Random Access Memory)62、ROM(Read Only Memory)63、存储装置64、输入装置65、显示装置66、通信接口67。CPU 61、RAM 62、ROM 63、存储装置64、输入装置65、显示装置66及通信接口67经由总线B相互连接。
CPU 61一边将RAM 62作为工作区域使用，一边执行存储于ROM 63及存储装置64的程序。存储于ROM 63的程序是BIOS(Basic Input/Output System)或UEFI(UnifiedExtensible Firmware Interface)，但存储于ROM 63的程序不限定于BIOS或UEFI。在实施方式1中，存储于存储装置64的程序是操作系统程序及工程设计工具程序，但存储于存储装置64的程序不限定于操作系统程序及工程设计工具程序。在实施方式1中，存储装置64是SSD或HDD，但存储装置64不限定于SSD或HDD。
输入装置65接收来自用户的操作输入。在实施方式1中，输入装置65是键盘或鼠标，但不限定于键盘或鼠标。显示装置66对文字及图像进行显示。在实施方式1中，显示装置66是液晶显示装置，但不限定于液晶显示装置。通信接口67与控制装置5进行通信。
图2是表示实施方式1涉及的控制装置的硬件结构的图。控制装置5如图2所示，具有：CPU单元10，其是进行控制程序的处理、执行的处理单元；以及输入系统单元20，其与作为传感器的仪器2连接，且实施对仪器2的检测结果进行加工的功能处理。另外，控制装置5具有：输出系统单元30，其与作为驱动仪器的仪器3连接，且将控制信号发送至仪器3；以及背板40，其将CPU单元10、输入系统单元20、及输出系统单元30相互连接。
背板40呈平板状。在背板40的表面部设置有多个对CPU单元10、输入系统单元20及输出系统单元30进行安装的未图示的槽。在背板40的各槽对CPU单元10、输入系统单元20、及输出系统单元30的任意者进行安装。能够适当地对背板40处的CPU单元10、输入系统单元20及输出系统单元30的安装位置进行选择。即使在背板40存在未安装CPU单元10、输入系统单元20及输出系统单元30这些单元的槽，控制装置5也能够动作。
背板40具有电路基板41和安装于电路基板41的控制电路42。控制电路42具有：同步时钟生成部42a，其使得CPU单元10、输入系统单元20及输出系统单元30的同步控制能够得以实现，由以图5所示的恒定的同步周期T传递触发信号TS的电路构成；以及通信中继控制部42b，其由用于在CPU单元10、输入系统单元20及输出系统单元30间进行数据收发的电路构成。
同步时钟生成部42a通过电气信号线S而与CPU单元10、输入系统单元20及输出系统单元30连接。同步时钟生成部42a以恒定的同步周期T生成用于使同步控制能够得以实现的触发信号TS，将生成的触发信号TS以同步周期T同时发送至CPU单元10、输入系统单元20及输出系统单元30。
通信中继控制部42b通过独立于电气信号线S设置的总线通信线L1、L2、L3而与CPU单元10、输入系统单元20及输出系统单元30连接。通信中继控制部42b对CPU单元10、输入系统单元20及输出系统单元30间的数据收发进行中继。
在实施方式1中，输入系统单元20是功能单元，输出系统单元30是其他单元。下面，由于CPU单元10、输入系统单元20及输出系统单元30的结构是相同的，因此参照图2，对CPU单元10、输入系统单元20及输出系统单元30的共通的结构进行说明。CPU单元10、输入系统单元20及输出系统单元30如图2所示，具有：电路基板50；通信用处理器51，其安装于电路基板50；以及功能处理单元52，其是安装于电路基板50的功能处理部。
CPU单元10、输入系统单元20及输出系统单元30的通信用处理器51经由总线通信线L1、L2、L3及通信中继控制部42b而相互连接。通信用处理器51在CPU单元10、输入系统单元20及输出系统单元30间进行数据收发。另外，通信用处理器51经由电气信号线S与同步时钟生成部42a连接。
在实施方式1中，通信用处理器51与在日本专利第5301041号公报中记载的技术同样地，具有由计数器(Counter)构成的计数器控制部51a。在计数器控制部51a内置下述电路，即，如果经由电气信号线S接收到触发信号TS，则将计数器的值重置为零的电路。在实施方式1中，计数器控制部51a在触发信号TS上升的定时将计数器的值重置为零，但也可以在触发信号TS下降的定时将计数器的值重置为零。
对于通信用处理器51而言，如果计数器控制部51a所计数的计数器的值成为任意的值，则通信用处理器51生成中断信号，将生成的中断信号发送至功能处理单元52。任意的值是通过CPU单元10的功能处理单元52设定的。中断信号是用于使功能处理单元52执行计算机程序的信号。使CPU单元10、输入系统单元20及输出系统单元30的通信用处理器51生成中断信号的任意的值是相同的。在实施方式1中，任意的值是“零”，但不限定于“零”。在实施方式1中，通信用处理器51与在日本专利第5301041号公报中记载的技术同样地，如果计数器控制部51a所计数的计数器的值成为任意的值，则生成中断信号，但不限定于该技术。
通过将使CPU单元10、输入系统单元20及输出系统单元30的通信用处理器51生成中断信号的计数器的任意的值设为相同，同步时钟生成部42a同时地将触发信号TS发送至CPU单元10、输入系统单元20及输出系统单元30的通信用处理器51，从而CPU单元10、输入系统单元20及输出系统单元30的功能处理单元52同步地执行计算机程序。通过通信用处理器51使功能处理单元52同步，从而输入系统单元20基于从输入系统单元20的外部以恒定的同步周期T输入的触发信号TS而与输出系统单元30同步。另外，通过通信用处理器51使功能处理单元52同步，从而输出系统单元30基于从输出系统单元30的外部以恒定的同步周期T输入的触发信号TS而与输入系统单元20同步。在实施方式1中，通信用处理器51由ASIC(Application Specific Integrated Circuit)或FPGA(Field-Programmable GateArray)构成，但不限定于ASIC或FPGA。
功能处理单元52具有：MPU(Micro-processing unit)52a，其存储计算机程序；以及内部控制用处理器52b，其实施硬件处理。如果MPU 52a与内部控制用处理器52b协作而接收到中断信号，则MPU 52a执行所存储的计算机程序。输入系统单元20的内部控制用处理器52b实施对从仪器2输入的检测结果进行加工的功能处理，将通过功能处理生成的处理结果设为在CPU单元10、输入系统单元20及输出系统单元30间收发的数据。输出系统单元30的内部控制用处理器52b实施对经由CPU单元10从计算机6输入的信息即处理对象进行加工的功能处理，将通过功能处理生成的处理结果作为控制信号发送至仪器3。在实施方式1中，内部控制用处理器52b由ASIC或FPGA构成，但不限定于ASIC或FPGA。
输入系统单元20及输出系统单元30的功能处理单元52由于具有存储计算机程序的MPU 52a和实施硬件处理的内部控制用处理器52b，因此能够以比触发信号TS的同步周期T短的图5所示的控制周期T1实施内部控制用处理器52b的功能处理，生成内部控制用处理器52b的处理结果。在实施方式1中，对于输入系统单元20及输出系统单元30的功能处理单元52而言，通过通信用处理器51使功能处理单元52同步，从而功能处理单元52基于从外部以恒定的同步周期T输入的触发信号TS，在触发信号TS的同步周期T内，反复实施多次内部控制用处理器52b的功能处理，生成多个处理结果。
在实施方式1中，对于输入系统单元20及输出系统单元30的功能处理单元52而言，如果计数器控制部51a所计数的计数器的值成为“零”，则功能处理单元52接收由通信用处理器51发送出的中断信号，内部控制用处理器52b实施功能处理。因此，在实施方式1中，输入系统单元20及输出系统单元30的功能处理单元52将触发信号TS作为起点，反复实施功能处理。另外，在实施方式1中，如果将控制周期设为T1，将输入系统单元20及输出系统单元30的功能处理单元52在一个同步周期T内实施功能处理的实施次数设为N，则输入系统单元20及输出系统单元30的功能处理单元52满足下面的式1。
T>T1×N…式1
下面，在CPU单元10、输入系统单元20及输出系统单元30的各结构要素中的能够确定为CPU单元10的结构要素的结构要素的标号的末尾标记(C)，在能够确定为输入系统单元20的结构要素的结构要素的标号的末尾标记(I)，在能够确定为输出系统单元30的结构要素的结构要素的标号的末尾标记(O)。图3是表示实施方式1涉及的控制装置的输入系统单元的硬件结构的图。
接下来，参照图3，对输入系统单元20的在图2中省略的结构进行说明。输入系统单元20的通信用处理器51(I)在计数器控制部51a(I)的基础上，还具有中断信号控制部51b(I)和总线通信处理部51c(I)。中断信号控制部51b(I)与计数器控制部51a(I)、功能处理单元52(I)连接。中断信号控制部51b(I)接收计数器控制部51a(I)所计数的计数器的值。对于中断信号控制部51b(I)而言，如果计数器控制部51a(I)所计数的计数器的值成为通过CPU单元10的功能处理单元52设定的任意的值，则中断信号控制部51b(I)生成中断信号，发送至功能处理单元52(I)。总线通信处理部51c(I)与功能处理单元52(I)连接。总线通信处理部51c(I)在CPU单元10、输入系统单元20及输出系统单元30间对必要的数据进行收发。
输入系统单元20在电路基板50(I)、通信用处理器51(I)、功能处理单元52(I)的基础上，如图3所示，还具有：同步时钟接口53(I)，其与同步时钟生成部42a连接；以及总线接口54(I)，其与通信中继控制部42b连接。另外，输入系统单元20具有：输入电路部55(I)，其与功能处理单元52(I)连接；外部输入输出接口56(I)，其与仪器2连接；以及共享存储器57(I)。
同步时钟接口53(I)与电气信号线S、计数器控制部51a(I)连接。同步时钟接口53(I)使通信用处理器51(I)的计数器控制部51a(I)接收由同步时钟生成部42a生成的触发信号TS。总线接口54(I)与总线通信线L2、总线通信处理部51c(I)连接。
输入电路部55(I)与功能处理单元52(I)的内部控制用处理器52b(I)连接。输入电路部55(I)由A/D(Analog/Digital)转换器或数字I/O(Input/Output)构成。外部输入输出接口56(I)与仪器2、输入电路部55(I)连接。作为传感器的仪器2的检测结果经过外部输入输出接口56(I)而由输入电路部55(I)接收。仪器2的检测结果由内部控制用处理器52b(I)接收，由内部控制用处理器52b(I)实施功能处理。
共享存储器57(I)是存储数据的存储装置，输入系统单元20的功能处理单元52(I)的MPU 52a(I)、CPU单元10的MPU 52a(C)及输出系统单元30的MPU 52a(O)能够访问该共享存储器57(I)。图4是表示实施方式1涉及的控制装置的输入系统单元的共享存储器的存储区域的图。共享存储器57(I)与通信用处理器51(I)的总线通信处理部51c(I)、功能处理单元52(I)连接。在实施方式1中，共享存储器57(I)由RAM构成，但不限定于RAM。
共享存储器57(I)如图4所示，具有：触发控制次数存储区域57a(I)，其是对触发控制次数N进行存储的设定功能部；以及处理结果存储区域57b(I)，其存储功能处理单元52(I)的内部控制用处理器52b(I)的处理结果。触发控制次数N是在同步周期T内反复实施功能处理单元52(I)的功能处理的实施次数。在实施方式1中，从在MPU 52a(I)内存储的计算机程序将触发控制次数N写入至触发控制次数存储区域57a(I)。对于触发控制次数存储区域57a(I)而言，从在MPU 52a(I)内存储的计算机程序写入的触发控制次数N，由功能处理单元52(I)的MPU 52a(I)进行参照。通过由触发控制次数存储区域57a(I)对触发控制次数N进行存储，从而对功能处理单元52(I)在一个同步周期T内实施功能处理的实施次数即触发控制次数N进行设定。在实施方式1中，触发控制次数N是从在MPU 52a(I)内存储的计算机程序写入的，但也可以预先公开触发控制次数存储区域57a(I)，经由CPU单元10从计算机6写入。
在实施方式1中，通过功能处理单元52(I)的MPU 52a(I)将内部控制用处理器52b(I)的处理结果写入至处理结果存储区域57b(I)，但也可以直接通过内部控制用处理器52b(I)写入处理结果。按照内部控制用处理器52b(I)进行处理的顺序将与触发控制次数N对应的量的处理结果写入至处理结果存储区域57b(I)。在实施方式1中，在接收到下一个触发信号TS的定时，由CPU单元10的MPU 52a(C)从处理结果存储区域57b(I)取得所存储的与触发控制次数N对应的量的处理结果，但也可以是输入系统单元20在接收到下一个触发信号TS的定时，将在共享存储器57(I)存储的与触发控制次数N对应的量的处理结果发送至CPU单元10的MPU 52a(C)。此外，处理结果存储区域57b(I)的地址预先设定于CPU单元10内。CPU单元10通过从预先设定的地址区域读取出值而读取与触发控制次数N对应的量的处理结果。
对于共享存储器57(I)而言，通过MPU 52a(I)将与触发控制次数N对应的量的处理结果写入至共享存储器57(I)，在接收到下一个触发信号TS的定时由CPU单元10的MPU 52a(C)从共享存储器57(I)取得所存储的与触发控制次数N对应的量的处理结果，从而共享存储器57作为基于触发信号TS将功能处理单元52(I)的多个处理结果汇总地输出至输入系统单元20的外部的输出控制部起作用。在实施方式1中，将多个处理结果汇总是指，在触发信号TS输入后直至下一个触发信号TS输入为止的同步周期T内，设为能够由作为外部的CPU单元10取得多个处理结果的状态，或将多个处理结果发送至作为外部的CPU单元10。在实施方式1中，对于共享存储器57(I)的处理结果存储区域57b(I)而言，如果由CPU单元10的MPU52a(C)取得了所存储的处理结果，则该处理结果存储区域57b(I)被CPU单元10的MPU 52a(C)清空，成为未存储信息的空的状态。
另外，在实施方式1涉及的控制装置5中，CPU单元10与图3所示的输入系统单元20，除输入电路部55(I)及外部输入输出接口56(I)以外呈相同的结构。在实施方式1涉及的控制装置5中，输出系统单元30与图3所示的输入系统单元20，除取代输入电路部55(I)而具有由D/A(Digital/Analog)转换器或数字I/O构成的输出电路部以外呈相同的结构。
接下来，基于附图对实施方式1涉及的输入系统单元20及控制装置5的动作的一个例子进行说明。图5是表示实施方式1涉及的控制装置的动作的一个例子的时序图。图6是表示实施方式1涉及的控制装置的输入系统单元的功能处理单元的处理的一个例子的流程图。
如图5所示，向实施方式1涉及的控制装置5，以恒定的同步周期T从背板40的同步时钟生成部42a输入触发信号TS。如果输入了触发信号TS，则输入系统单元20的功能处理单元52(I)在触发信号TS的上升的定时接收中断信号。内部控制用处理器52b(I)在控制周期T1内对仪器2的检测结果实施功能处理，MPU 52a(I)将处理结果写入至共享存储器57(I)的处理结果存储区域57b(I)(步骤ST1)。功能处理单元52(I)的MPU 52a(I)参照在共享存储器57(I)的触发控制次数存储区域57a(I)存储的触发控制次数N，对是否已结束了与触发控制次数N对应的量的功能处理进行判定(步骤ST2)。
MPU 52a(I)如果判定为与触发控制次数N对应的量的功能处理尚未结束(步骤ST2：No)，则回到步骤ST1。MPU 52a(I)如果判定为与触发控制次数N对应的量的功能处理已结束(步骤ST2：Yes)，则结束一个同步周期T份的功能处理。功能处理单元52(I)如果判定为与触发控制次数N对应的量的功能处理尚未结束(步骤ST2：No)，则通过重复步骤ST1，从而如图5所示，实施与触发控制次数N对应的量的功能处理，将与触发控制次数N对应的量的处理结果写入至共享存储器57(I)的处理结果存储区域57b(I)。
如果下一个触发信号TS输入至控制装置5，则如图5所示，CPU单元10取得在共享存储器57(I)的处理结果存储区域57b(I)存储的处理结果。在实施方式1中，CPU单元10将表示日期时间的信息与所取得的多个处理结果相关联而在计算机6的存储装置64进行累积，但由CPU单元10取得的处理结果的处理不限定于此。在实施方式1中，CPU单元10是对下述的多个处理结果进行处理的处理单元，该多个处理结果是通过由CPU单元10取得，从而由输入系统单元20的共享存储器57(I)汇总地输出的。另外，如果下一个触发信号TS输入至控制装置5，则如图5所示，输入系统单元20与输入了前次的触发信号TS时同样地，实施功能处理。
图7是表示实施方式1涉及的控制装置的输入系统单元的触发控制次数的设定画面的图。在对实施方式1涉及的控制装置5的输入系统单元20的触发控制次数进行设定时，用户操作计算机6的输入装置65，将图7所示的触发控制次数设定画面100显示于显示装置66。触发控制次数设定画面100如图7所示，至少具有：对象单元显示区域101，其示出对触发控制次数N进行设定的对象的单元名即“输入系统单元”；以及触发控制次数设定区域102，其对“触发控制次数”进行设定。用户操作输入装置65，进行向触发控制次数设定区域102输入触发控制次数N的输入动作，如果进行将已输入的触发控制次数N确定下来的确定动作，则将确定下来的触发控制次数N通过计算机6的通信接口67发送至CPU单元10，依次发送至CPU单元10的通信用处理器51、总线通信线L1、背板40的通信中继控制部42b、总线通信线L2、输入系统单元20的通信用处理器51(I)，写入至输入系统单元20的共享存储器57(I)的触发控制次数存储区域57a(I)。
根据实施方式1涉及的输入系统单元20及控制装置5，基于触发信号TS，功能处理单元52(I)以比触发信号TS的同步周期T短的控制周期T1实施功能处理。另外，根据输入系统单元20及控制装置5，设为将功能处理单元52(I)的处理结果写入至共享存储器57(I)，能够将处理结果汇总地输出的状态。因此，对于输入系统单元20及控制装置5而言，由于在一个同步周期T内功能处理单元52(I)能够实施多次功能处理，并且将处理结果写入至共享存储器57(I)，因此能够设为可在外部利用在一个同步周期T内生成的处理结果的状态。其结果，输入系统单元20及控制装置5能够有效利用输入系统单元20所具有的高速功能处理性能。另外，根据实施方式1涉及的输入系统单元20及控制装置5，能够以比同步周期T短的周期取得作为传感器的仪器2的检测结果。
另外，根据实施方式1涉及的输入系统单元20及控制装置5，功能处理单元52(I)将触发信号TS作为起点而反复实施功能处理，因此在一个同步周期T内能够实施尽量多的功能处理。并且，根据实施方式1涉及的输入系统单元20及控制装置5，功能处理单元52(I)将触发信号TS作为起点而反复实施功能处理，因此在系统内配置有多个输入系统单元20的情况下，还能够抑制由内部控制用处理器52b(I)产生的控制周期T1的波动。因此，在系统内配置有多个输入系统单元20的情况下，输入系统单元20能够以将由PLC系统决定的同步周期T进一步最小化而得到的周期进行同步，永久地进行控制。
另外，根据实施方式1涉及的输入系统单元20及控制装置5，能够在共享存储器57(I)的触发控制次数存储区域57a(I)对触发控制次数N进行设定，因此能够对同步周期T内的实施功能处理的次数进行变更。对于实施方式1涉及的输入系统单元20及控制装置5而言，触发控制次数N是从在MPU 52a(I)内存储的计算机程序写入的。因此，对于实施方式1涉及的输入系统单元20及控制装置5，即使将来同步周期T缩短，也能够灵活地进行应对而无需改变内部控制用处理器52b(I)。另外，对于输入系统单元20及控制装置5，在触发控制次数N是经由CPU单元10从计算机6写入的情况下，用户能够自由地设定与同步周期T相比进一步最小化而得到的功能处理的控制周期。其中，功能处理的控制周期的最短周期是控制周期T1。
根据实施方式1涉及的输入系统单元20及控制装置5，由于满足式1，因此能够抑制横跨多个同步周期T而实施由功能处理单元52(I)实施的功能处理的情况。
实施方式2.
接下来，基于附图对本发明的实施方式2涉及的控制装置5进行说明。图8是表示实施方式2涉及的控制装置的输出系统单元的硬件结构的图。图9是表示实施方式2涉及的控制装置的输出系统单元的共享存储器的存储区域的图。在图8及图9中，对与实施方式1相同的部分标注相同的标号而省略说明。
在实施方式2涉及的控制装置5中，输出系统单元30是功能单元，输入系统单元20是其他单元。在输出系统单元30中，取代实施方式1的输入系统单元20的输入电路部55(I)而具有输出电路部55-2(O)，外部输入输出接口56(O)与仪器3连接。输出电路部55-2(O)由D/A转换器或数字I/O构成。
输出系统单元30的共享存储器57(O)如图9所示，具有：触发控制次数存储区域57a(O)，其是对触发控制次数N进行存储的设定功能部；以及处理对象存储区域57c(O)，其存储功能处理单元52(O)的内部控制用处理器52b(O)的功能处理的处理对象。触发控制次数存储区域57a(O)呈与实施方式1涉及的输入系统单元20的共享存储器57(I)的触发控制次数存储区域57a(I)相同的结构。
经由CPU单元10通过计算机6将通过功能处理单元52(O)的功能处理进行加工的处理对象写入至处理对象存储区域57c(O)。处理对象是按照进行功能处理的顺序而写入至处理对象存储区域57c(O)的。在处理对象存储区域57c(O)，按照内部控制用处理器52b(O)的处理顺序写入与触发控制次数N对应的量的处理对象。由功能处理单元52(O)的MPU 52a(O)从处理对象存储区域57c(O)取得所存储的与触发控制次数N对应的量的处理对象。此外，处理对象存储区域57c(O)的地址预先设定于CPU单元10内。CPU单元10通过在预先设定的地址区域写入值而写入与触发控制次数N对应的量的处理对象。对于共享存储器57(O)而言，通过经由CPU单元10从计算机6将与触发控制次数N对应的量的处理对象写入至共享存储器57(O)，从而共享存储器57(O)作为基于触发信号TS从输出系统单元30的外部汇总地输入功能处理单元52(O)的多个处理对象的输入控制部起作用。因此，在实施方式2中，CPU单元10是基于触发信号TS，将处理对象汇总地输入至共享存储器57的处理单元。此外，在实施方式2中，将多个处理对象汇总地输入是指，在触发信号TS输入后直至下一个触发信号TS输入为止的同步周期T内，由作为外部的CPU单元10将多个处理对象汇总地写入。
输出系统单元30的功能处理单元52(O)的内部控制用处理器52b(O)实施对在共享存储器57(O)的处理对象存储区域57c(O)存储的处理对象进行加工的功能处理。输出系统单元30的功能处理单元52(O)在由输出电路部55-2(O)接收到通过功能处理生成的处理结果后，经过外部输入输出接口56(O)而作为控制信号发送至仪器3。
功能处理单元52(O)由于具有存储计算机程序的MPU 52a(O)和实施硬件处理的内部控制用处理器52b(O)，因此能够以比触发信号TS的同步周期T短的控制周期T1实施处理对象的功能处理，生成仪器3的控制信号。对于功能处理单元52(O)而言，在触发信号TS的一个同步周期T的期间，内部控制用处理器52b(O)反复实施多次处理对象的功能处理，生成多次控制信号，发送至仪器3。
接下来，基于附图对实施方式2涉及的输出系统单元30及控制装置5的动作的一个例子进行说明。图10是表示实施方式2涉及的控制装置的动作的一个例子的时序图。图11是表示实施方式2涉及的控制装置的输出系统单元的功能处理单元的处理的一个例子的流程图。
如图10所示，向实施方式2涉及的控制装置5，以恒定的同步周期T从背板40的同步时钟生成部42a输入触发信号TS。如果输入了触发信号TS，则CPU单元10将从计算机6输入的处理对象写入至输出系统单元30的共享存储器57(O)的处理对象存储区域57c(O)。
如果下一个触发信号TS输入至控制装置5，则输出系统单元30的功能处理单元52(O)在触发信号TS的上升的定时从通信用处理器51(O)接收中断信号。功能处理单元52(O)的MPU 52a(O)从共享存储器57(O)的处理对象存储区域57c(O)取得多个处理对象(步骤ST1-2)。在实施方式2中，对于共享存储器57(O)的处理对象存储区域57c(O)而言，如果通过功能处理单元52(O)的MPU 52a(O)从处理对象存储区域57c(O)取得了所存储的处理对象，则处理对象存储区域57c(O)被功能处理单元52(O)的MPU 52a(O)清空，成为未存储信息的空的状态。
输出系统单元30的功能处理单元52(O)的内部控制用处理器52b(O)实施处理对象的功能处理，如图10所示，将控制信号输出至仪器3(步骤ST2-2)。功能处理单元52(O)的MPU52a(O)参照在共享存储器57(O)的触发控制次数存储区域57a(O)存储的触发控制次数N，对是否已结束了与触发控制次数N对应的量的功能处理进行判定(步骤ST3-2)。
MPU 52a(O)如果判定为与触发控制次数N对应的量的功能处理尚未结束(步骤ST3-2：No)，则回到步骤ST2-2。MPU 52a(O)如果判定为与触发控制次数N对应的量的功能处理已结束(步骤ST3-2：Yes)，则结束一个同步周期T份的功能处理。功能处理单元52(O)如果判定为与触发控制次数N对应的量的功能处理尚未结束(步骤ST3-2：No)，则通过重复步骤ST2-2，从而如图10所示，实施与触发控制次数N对应的量的功能处理，将控制信号输出至仪器3。
另外，在输出系统单元30的功能处理单元52(O)的MPU 52a(O)通过步骤ST1-2从共享存储器57(O)的处理对象存储区域57c(O)取得多个处理对象后，CPU单元10将从计算机6输入的处理对象写入至输出系统单元30的共享存储器57(O)的被功能处理单元52(O)的MPU52a(O)清空而成为未存储信息的空的状态的处理对象存储区域57c(O)。
另外，与实施方式1同样地设定实施方式2涉及的控制装置5的输出系统单元30的触发控制次数N。
根据实施方式2涉及的输出系统单元30及控制装置5，基于触发信号TS，功能处理单元52(O)以比触发信号TS的同步周期T短的控制周期T1实施功能处理。另外，根据输出系统单元30及控制装置5，将功能处理单元52(O)的处理对象从外部写入至共享存储器57(O)，从而汇总地将处理对象输入。因此，对于输出系统单元30及控制装置5而言，在一个同步周期T内功能处理单元52(O)能够实施多次功能处理。其结果，输出系统单元30及控制装置5能够有效利用输出系统单元30所具有的高速功能处理性能。另外，根据实施方式2涉及的输出系统单元30及控制装置5，能够以比同步周期T短的周期将控制信号发送至作为驱动仪器的仪器3。
另外，根据实施方式2涉及的输出系统单元30及控制装置5，功能处理单元52(O)将触发信号TS作为起点而反复实施功能处理，因此在系统内配置有多个输出系统单元30的情况下，还能够抑制由内部控制用处理器52b(O)产生的控制周期T1的波动。因此，在系统内配置有多个输出系统单元30的情况下，输出系统单元30能够以将由PLC系统决定的同步周期T进一步最小化而得到的周期进行同步，永久地进行控制。
对于实施方式2涉及的输出系统单元30及控制装置5而言，触发控制次数N是从在MPU 52a(O)内存储的计算机程序写入的，因此与实施方式1同样地，即使将来同步周期T缩短，也能够灵活地进行应对而无需改变内部控制用处理器52b(O)。另外，对于输出系统单元30及控制装置5而言，在触发控制次数N是经由CPU单元10从计算机6写入的情况下，用户能够自由地设定与同步周期T相比进一步最小化而得到的功能处理的控制周期。其中，功能处理的控制周期的最短周期是控制周期T1。
实施方式3.
接下来，基于附图对本发明的实施方式3涉及的功能单元70进行说明。图12是表示实施方式3涉及的功能单元的硬件结构的图。图13是表示实施方式3涉及的功能单元的动作的一个例子的时序图。在图12及图13中，对与实施方式1及实施方式2相同的部分标注相同的标号而省略说明。
在实施方式3中，功能单元70是在实施方式1及实施方式2中记载的输入系统单元20或输出系统单元30。功能单元70如图12所示，具有作为功能处理部的功能处理单元52，该功能处理单元52如果接收到触发信号TS，则在触发信号TS的上升的定时实施与输入系统单元20或输出系统单元30相同的功能处理。功能单元70具备与输入系统单元20或输出系统单元30相同的具有触发控制次数存储区域57a的共享存储器57。功能单元70的通信用处理器51与计算机6连接。
在实施方式3中，功能单元70如果接收到通过用户操作计算机6而输入的触发信号TS，则如图13所示，以与写入至触发控制次数存储区域57a的触发控制次数N对应的量实施功能处理。即，功能单元70的功能处理单元52将触发信号TS作为起点，以与触发控制次数N对应的量反复实施功能处理。在实施方式3中，从计算机6将触发信号TS输入至功能单元70，但不限定于此，只要将触发信号TS从功能单元70的外部在任意的定时输入，即，将触发信号TS非周期地输入即可。另外，在实施方式3中，功能单元70在触发信号TS的上升的定时以与触发控制次数N对应的量反复实施功能处理，之后，实施任意的处理，但也可以不实施任意的处理。
根据实施方式3涉及的功能单元70，与实施方式1及实施方式2同样地，将触发信号TS作为起点，功能处理单元52反复实施功能处理，因此能够有效利用功能单元70所具有的高速功能处理性能。
以上的实施方式示出的结构表示的是本发明的内容的一个例子，既能够与其他公知的技术进行组合，也能够在不脱离本发明的主旨的范围内对结构的一部分进行省略、变更。
标号的说明
5控制装置，10 CPU单元(处理单元)，20输入系统单元，30输出系统单元，52功能处理单元(功能处理部)，57共享存储器，57a触发控制次数存储区域(设定功能部)，70功能单元，T同步周期，T1控制周期，TS触发信号。

Claims (7)

1.一种功能单元，其基于从外部以同步周期输入的触发信号而与其他单元同步，
该功能单元的特征在于，具有：
功能处理部，其基于所述触发信号，以比所述同步周期短的控制周期实施功能处理，且生成通过在一个同步周期内反复多次连续执行所述功能处理而得到的多个处理结果；
总线接口，其与外部的总线通信线连接；以及
输出控制部，其基于所述触发信号，在所述触发信号的一个同步周期内将所述功能处理部的所述多个处理结果汇总地经由所述总线接口输出至外部。
2.一种功能单元，其基于从外部以同步周期输入的触发信号而与其他单元同步，
该功能单元的特征在于，具有：
功能处理部，其基于所述触发信号，以比所述同步周期短的控制周期实施功能处理，且生成通过在一个同步周期内反复多次连续执行所述功能处理而得到的多个处理结果；
总线接口，其与外部的总线通信线连接；以及
输入控制部，其基于所述触发信号，在所述触发信号的一个同步周期内将所述功能处理部的多个处理对象从外部汇总地经由所述总线接口输入。
3.根据权利要求1或2所述的功能单元，其特征在于，
所述功能处理部将所述触发信号作为起点，反复实施所述功能处理。
4.根据权利要求1或2所述的功能单元，其特征在于，
所述功能处理部具有设定功能部，该设定功能部对在一个同步周期内实施所述功能处理的实施次数进行设定。
5.根据权利要求4所述的功能单元，其特征在于，
如果将所述同步周期设为T，将所述控制周期设为T1，将所述实施次数设为N，
则满足T>T1×N。
6.一种控制装置，其特征在于，具有：
权利要求1所述的功能单元；以及
处理单元，其基于所述触发信号，对由所述功能单元的所述输出控制部汇总地输出至外部的所述处理结果进行处理。
7.一种控制装置，其特征在于，具有：
权利要求2所述的功能单元；以及
处理单元，其基于所述触发信号，将所述处理对象汇总地输入至所述输入控制部。
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