TW201908898A - 功能單元及控制裝置 - Google Patents

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竹中佑太
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Abstract

輸入系統單元(20)係根據自外部以同步週期輸入之觸發信號，和輸出系統單元進行同步。輸入系統單元(20)係具備：功能處理單元(52)，係根據觸發信號，以較同步週期更短的控制週期執行功能處理，並且在一個同步週期內重覆執行功能處理而產生處理結果；以及共用記憶體(57)，係根據觸發信號，將功能處理單元(52)之處理結果彙集而輸出。

Description

功能單元及控制裝置
本發明係有關於和另一單元進行同步之功能單元、以及控制裝置之相關技術。
一般而言，FA(Factory Automation，工廠自動化)領域的設備係組合複數種類的機器而實現。構成FA領域的設備之複數個機器係連接於整合控制處理及資訊處理之控制裝置的可程式化控制裝置。可程式化控制裝置係分散配置在FA領域的設備當中。分散配置之可程式化控制裝置係根據自通信用的匯流排而以固定的同步週期所輸入之觸發信號來進行同步(參考專利文獻1)。
[先前技術文獻] [專利文獻]
專利文獻1：日本特開2006-285885號公報
已被提案有構成可程式化控制裝置之功能單元能夠以較觸發信號的同步週期還短的控制週期進行功 能處理。但，專利文獻1所示之可程式化控制裝置會有下述問題點，由於其功能單元係在一個同步週期內僅能進行一次的功能處理，故無法使功能單元所具有之高速功能處理性能靈活化。此外，當功能單元的輸入單元和輸出單元連接複數個CPU單元時，對該相關問題，雖具有使用在最初的同步週期所輸入之觸發信號而開始同步控制，以後則寄託在載裝於各單元之內部控制處理機的控制週期進行高速控制之解決方法，但亦會有發生下述新的問題點，由於在各內部控制處理機發生控制週期不一致現象，當進行長期間的控制時，該不一致現象不久會大到無法忽視。
本發明係有鑑於上述之問題而創作，其目的在於獲得一種功能單元，係能夠使高速功能處理性能靈活化，並且能夠抑制控制週期的不一致現象。
為了解決上述之課題，且達成目的，本發明為一種功能單元，係根據自外部而以同步週期輸入之觸發信號，和另一個單元進行同步者。功能單元之特徵在於具備功能處理部，係根據觸發信號，以較同步週期更短的控制週期執行功能處理，並且在一個同步週期內重覆執行前述功能處理而產生處理結果。功能單元之特徵在於具備：輸出控制部，係根據觸發信號，將功能處理部之處理結果彙集而輸出。
本發明之功能單元係達能：能使高速功能 處理性能靈活化，並且亦可抑制控制週期的不一致現象之功效。
2、3‧‧‧機器
5‧‧‧控制裝置
6‧‧‧電腦
10‧‧‧CPU單元(處理單元)
20‧‧‧輸入系統單元
30‧‧‧輸出系統單元
40‧‧‧背板
41‧‧‧電路基板
42‧‧‧控制電路
42a‧‧‧同步時脈產生部
42b‧‧‧通信中繼控制部
50、50(I)‧‧‧電路基板
51、51(I)、51(O)‧‧‧通信用處理機
51a、51a(I)‧‧‧計數器控制部
51b(I)‧‧‧中斷信號控制部
51c(I)‧‧‧匯流排通信處理部
52、52(I)、52(O)‧‧‧功能處理單元(功能處理部)
52a、52a(I)、52a(O)、52a(C)‧‧‧MPU
52b、52b(I)、52b(O)‧‧‧內部控制用處理機
53(I)‧‧‧同步時脈介面
54(I)‧‧‧匯流排介面
55(I)‧‧‧輸入電路部
55-2(O)‧‧‧輸出電路部
56(I)、56(O)‧‧‧外部輸出入介面
57、57(I)、57(O)‧‧‧共用記憶體
57a、57a(I)、57a(O)‧‧‧觸發器控制次數記憶區域(設定功能部)
57b(I)‧‧‧處理結果記憶區域
57c(O)‧‧‧處理對象記憶區域
61‧‧‧CPU
62‧‧‧RAM
63‧‧‧ROM
64‧‧‧記憶裝置
65‧‧‧輸入裝置
66‧‧‧顯示裝置
67‧‧‧通信介面
70‧‧‧功能單元
100‧‧‧觸發器控制次數設定畫面
101‧‧‧對象單元顯示區域
102‧‧‧觸發器控制次數設定區域
B‧‧‧匯流排
S‧‧‧電器信號線
L1、L2、L3‧‧‧匯流排通信線
T‧‧‧同步週期
T1‧‧‧控制週期
TS‧‧‧觸發信號
第1圖表示具備實施形態1的控制裝置之控制系統的構成之圖。
第2圖表示實施形態1的控制裝置之硬體構成之圖。
第3圖表示實施形態1的控制裝置的輸入系統單元之硬體構成之圖。
第4圖表示實施形態1的控制裝置的輸入系統單元之共用記憶體的記憶區域之圖。
第5圖表示實施形態1的控制裝置的動作之一例之時序圖。
第6圖表示實施形態1的控制裝置之輸入系統單元的功能處理單元的處理之一例之流程圖。
第7圖表示實施形態1的控制裝置之輸入系統單元的觸發器控制次數的設定畫面之圖。
第8圖表示實施形態2的控制裝置的輸出系統單元之硬體構成之圖。
第9圖表示實施形態2的控制裝置的輸出系統單元之共用記憶體的記憶區域之圖。
第10圖表示實施形態2的控制裝置的動作之一例之時序圖。
第11圖表示實施形態2的控制裝置之輸出系統單元的 功能處理單元的處理之一例之流程圖。
第12圖表示實施形態3的功能單元之硬體構成之圖。
第13圖表示實施形態3的功能單元的動作之一例之時序圖。
以下，根據圖式而詳細說明本發明之實施形態之功能單元、以及控制裝置。又，本發明不受該實施形態所限定。
實施形態1
第1圖係表示具備實施形態1的控制裝置之控制系統的構成之圖。控制系統1係構成FA(Factory Automation，工廠自動化)領域的設備，如第1圖所示，具備：複數台機器2、3，係設置於設備；控制裝置5，係連接於複數台機器2、3；以及電腦6，係連接於控制裝置5。在實施形態1當中，控制系統1係具備兩台機器2、3，但，不限定於兩台。在實施形態1當中，機器2係設置於設備之檢測流量、壓力、濃度、或溫度的感測器，機器3係執行屬於設置於設備的開關、調整閥、電磁閥、馬達、或幫浦的動作之驅動機器。
電腦6係作成控制裝置5所執行的控制程式，並傳送至控制裝置5。控制裝置5係藉由執行控制程式而控制機器2、3。在實施形態1當中，控制裝置5係可程式化控制裝置(programmable controllers(PLC))。可程式化控制裝置係根據JIS(日本工業規格)B 3502：2011所規定 者。
實施形態1之電腦6係執行電腦程式者，如第1圖所示，包含CPU(Central Processing Unit，中央處理單元)61、RAM(Random Access Memory，隨機存取記憶體)62、ROM(Read Only Memory，唯讀記憶體)63、記憶裝置64、輸入裝置65、顯示裝置66、以及通信介面67。CPU61、RAM62、ROM63、記憶裝置64、輸入裝置65、顯示裝置66、以及通信介面67係經由匯流排B而互相連接。
CPU61係在使用RAM62作為作業區域的狀態下，執行記憶於ROM63、以及記憶裝置64的程式。記憶於ROM63的程式雖有BIOS(Basic Input/Output System，基本輸入輸出系統)或UEFI(Unified Extensible Firmware Interface，可延伸韌體介面)，但，記憶於ROM63的程式並不限定於BIOS或UEFI。在實施形態1當中，記憶於記憶裝置64的程式雖有操作系統(operating system)程式及工程工具程式，但，記憶於記憶裝置64的程式並不限定於操作系統程式及工程工具程式。在實施形態1當中，記憶裝置64雖為SSD(Solid State Drive，依中華民國國家教育研究院「雙語詞彙、學術名詞暨辭書資訊網」稱為固體狀態驅動機，亦有稱為固態磁碟之情形)、或HDD(Hard Disk Drive；硬碟機)，但，記憶裝置64並不限定於SSD、或HDD。
輸入裝置65係接受來自使用者的操作輸入。在實施形態1當中，輸入裝置65雖為鍵盤(keyboard) 或滑鼠(mouse)，但，輸入裝置65並不限定於鍵盤或滑鼠。顯示裝置66係顯示文字及影像。在實施形態1當中，顯示裝置66雖為液晶顯示裝置，但，顯示裝置66並不限定於液晶顯示裝置。通信介面67係和控制裝置5進行通信。
第2圖係表示實施形態1的控制裝置之硬體構成之圖。如第2圖所示，控制裝置5係具備：CPU單元10，係處理、執行控制程式之處理單元；以及輸入系統單元20，係連接於感測器的機器2，且執行加工機器2的檢測結果之功能處理。此外，控制裝置5係具備：輸出系統單元30，係連接於驅動機器的機器3，且對機器3傳送控制信號；以及背板40，係將CPU單元10、輸入系統單元20、以及輸出系統單元30互相連接。
背板40係平板狀。背板40的表面部分係設置複數個安裝有CPU單元10、輸入系統單元20、以及輸出系統單元30之未圖式的插槽。背板40係安裝CPU單元10、輸入系統單元20、以及輸出系統單元30之中之任意一者於各插槽。背板40之CPU單元10、輸入系統單元20、以及輸出系統單元30的安裝位置係能適當的作選擇。即使於背板40存在有均未安裝CPU單元10、輸入系統單元20、以及輸出系統單元30的插槽，控制裝置5亦能動作。
背板40係具備電路基板41、以及安裝於電路基板41之控制電路42。控制電路42係具備：同步時脈產生部42a，係由以第5圖所示的固定之同步週期T傳達 觸發信號TS之電路所構成，該同步週期T可進行CPU單元10、輸入系統單元20、以及輸出系統單元30的同步控制；以及通信中繼控制部42b，係由在CPU單元10、輸入系統單元20、以及輸出系統單元30之間進行資料的接收傳送之電路所構成。
同步時脈產生部42a係藉由電器信號線S而連接於CPU單元10、輸入系統單元20、以及輸出系統單元30。同步時脈產生部42a係以固定之同步週期T產生用以可同步控制的觸發信號TS，且以同步週期T將產生的觸發信號TS同時傳送於CPU單元10、輸入系統單元20、以及輸出系統單元30。
通信中繼控制部42b係藉由和電器信號線S另外設置的匯流排通信線L1、L2、L3而連接於CPU單元10、輸入系統單元20、以及輸出系統單元30。通信中繼控制部42b係中繼CPU單元10、輸入系統單元20、以及輸出系統單元30之間的資料接收傳送。
在實施形態1當中，輸入系統單元20係功能單元，輸出系統單元30係其他的單元。以下，由於CPU單元10、輸入系統單元20、以及輸出系統單元30為同等之構成，故參考第2圖而說明CPU單元10、輸入系統單元20、以及輸出系統單元30之共通的構成。如第2圖所示，CPU單元10、輸入系統單元20、以及輸出系統單元30係具備：電路基板50；通信用處理機51，係安裝於電路基板50；以及功能處理單元52，係安裝於電路基板50 之功能處理部。
CPU單元10、輸入系統單元20、以及輸出系統單元30之通信用處理機51係經由匯流排通信線L1、L2、L3、以及通信中繼控制部42b來互相連接。通信用處理機51係在CPU單元10、輸入系統單元20、以及輸出系統單元30之間進行資料的接收傳送。此外，通信用處理機51係經由電器信號線S來連接於同步時脈產生部42a。
在實施形態1當中，通信用處理機51係和日本專利第5301041號公報所記載之技術同樣的，具備由計數器(Counter)所構成之計數器控制部51a。計數器控制部51a係內藏當經由電器信號線S來接收觸發信號TS時，則將計數器之值重設為零的電路。在實施形態1當中，計數器控制部51a係在使觸發信號TS上升的時序，將計數器之值重設為零，但，亦可在使觸發信號TS下降的時序，將計數器之值重設為零。
通信用處理機51係在計數器控制部51a所計數的計數值形成任意之值時，則產生中斷信號，且將產生之中斷信號傳送於功能處理單元52。任意之值係藉由CPU單元10的功能處理單元52而設定。中斷信號係用以使功能處理單元52執行電腦程式的信號。CPU單元10、輸入系統單元20、以及輸出系統單元30之通信用處理機51所產生之中斷信號的任意之值為相同。在實施形態1當中，任意之值為「0」，但，並不限定於「0」。在實施形態1當中，通信用處理機51係和日本專利第5301041號公報 所記載之技術同樣的，在計數器控制部51a所計數的計數值為形成任意之值時，則產生中斷信號，但，並不限定於該技術。
將產生CPU單元10、輸入系統單元20、以及輸出系統單元30之通信用處理機51的中斷信號的任意之值作成相同，且同步時脈產生部42a係同時地將觸發信號TS傳送於CPU單元10、輸入系統單元20、以及輸出系統單元30之通信用處理機51，藉此CPU單元10、輸入系統單元20、以及輸出系統單元30之功能處理單元52即可同步而執行電腦程式。輸入系統單元20係藉由通信用處理機51而使功能處理單元52為同步，藉此根據自輸入系統單元20的外部以固定的同步週期T所輸入的觸發信號TS，來和輸出系統單元30進行同步。此外，輸出系統單元30係藉由通信用處理機51而使功能處理單元52為同步，藉此根據自輸出系統單元30的外部以固定的同步週期T所輸入的觸發信號TS，來和輸入系統單元20進行同步。在實施形態1當中，通信用處理機51雖係由ASIC(Aplication Specific Integrated Circuit，特定應用積體電路)或FPGA(Field-Programmable Gate Array，現場可程式閘陣列)所構成，但，並不限定於ASIC、或FPGA。
功能處理單元52係具備：MPU(Micro-processing unit，微處理裝置)52a，係記憶電腦程式；以及內部控制用處理機52b，係執行硬體處理。MPU52a係在和內部控制用處理機52b統合，而接收中斷信號時，執行記 憶之電腦程式。輸入系統單元20之內部控制用處理機52b係執行將機器2所輸入的檢測結果予以加工的功能處理，且將藉由功能處理而產生的處理結果作為在CPU單元10、輸入系統單元20、以及輸出系統單元30之間接收傳送的資料。輸出系統單元30之內部控制用處理機52b係經由CPU單元10而執行將電腦6輸入的資訊之處理對象予以加工之功能處理，且對機器3傳送藉由功能處理而產生的處理結果作為控制信號。在實施形態1當中，內部控制用處理機52b雖係由ASIC或FPGA所構成，但，並不限定於ASIC、或FPGA。
輸入系統單元20、以及輸出系統單元30之功能處理單元52係具備：MPU52a，係記憶電腦程式；以及內部控制用處理機52b，係執行硬體處理；藉此能以較觸發信號TS的同步週期T更短的第5圖所示之控制週期T1來執行內部控制用處理機52b之功能處理，且產生內部控制用處理機52b的處理結果。在實施形態1當中，輸入系統單元20、以及輸出系統單元30之功能處理單元52係藉由通信用處理機51而使功能處理單元52同步，藉此根據自外部以固定之同步週期T所輸入之觸發信號TS，在觸發信號TS的同步週期T內，重覆執行複數次內部控制用處理機52b的功能處理，並產生複數個處理結果。
在實施形態1當中，輸入系統單元20、以及輸出系統單元30之功能處理單元52係在計數器控制部51a所計數的計數值形成「0」時，則接收通信用處理機51 所傳送的中斷信號，且內部控制用處理機52b係執行功能處理。因此，在實施形態1當中，輸入系統單元20、以及輸出系統單元30之功能處理單元52係以觸發信號TS為起點，重覆執行功能處理。此外，在實施形態1當中，設控制週期為T1，設輸入系統單元20、以及輸出系統單元30之功能處理單元52在一個同步週期T內執行功能處理之執行次數為N時，則輸入系統單元20、以及輸出系統單元30之功能處理單元52係滿足以下之數式1。
T>T1×N...數式1
以下，在CPU單元10、輸入系統單元20、以及輸出系統單元30的各構成要素之中，能特定屬於CPU單元10之構成要素的構成要素之符號的末尾表示為(C)，能特定屬於輸入系統單元20之構成要素的構成要素之符號的末尾表示為(I)，而能特定屬於輸出系統單元30之構成要素的構成要素之符號的末尾表示為(O)。第3圖係表示實施形態1的控制裝置的輸入系統單元之硬體構成之圖。
接著，參考第3圖來說明在輸入系統單元20的第2圖當中所省略的構成。輸入系統單元20的通信用處理機51(I)係除了計數器控制部51a(I)之外，還具備中斷信號控制部51b(I)、以及匯流排通信處理部51c(I)。中斷信號控制部51b(I)係連接於計數器控制部51a(I)、以及功能處理單元52(I)。中斷信號控制部51b(I)係接收計數器控制部51a(I)所計數的計數值。中斷信號控制部51b(I)係 在計數器控制部51a(I)所計數的計數值形成由CPU單元10的功能處理單元52所設定之任意值時，產生中斷信號，並傳送至功能處理單元52(I)。匯流排通信處理部51c(I)係連接於功能處理單元52(I)。匯流排通信處理部51c(I)係在CPU單元10、輸入系統單元20、以及輸出系統單元30之間接收傳送必要的資料。
輸入系統單元20係除了電路基板50(I)、通信用處理機51(I)、以及功能處理單元52(I)之外，如第3圖所示，還具備連接於同步時脈產生部42a之同步時脈介面53(I)、以及連接於通信中繼控制部42b的匯流排介面54(I)。此外，輸入系統單元20係具備連接於功能處理單元52(I)之輸入電路部55(I)、連接於機器2之外部輸出入介面56(I)、以及共用記憶體57(I)。
同步時脈介面53(I)係連接於電器信號線S、以及計數器控制部51a(I)。同步時脈介面53(I)係在通信用處理機51(I)的計數器控制部51a(I)接收同步時脈產生部42a產生的觸發信號TS。匯流排介面54(I)係連接於匯流排通信線L2、以及匯流排通信處理部51c(I)。
輸入電路部55(I)係和功能處理單元52(I)之內部控制用處理機52b(I)相連接。輸入電路部55(I)係由A/D(Analog/Digital)轉換器或數位I/O(Input/Output)所構成。外部輸出入介面56(I)係連接於機器2、以及輸入電路部55(I)。感測器之機器2的檢測結果係通過外部輸出入介面56(I)而在輸入電路部55(I)被接收。機器2的檢測結果 係在內部控制用處理機52b(I)被接收，且藉由內部控制用處理機52b(I)而執行功能處理。
共用記憶體57(I)係記憶資料的記憶裝置，能存取輸入系統單元20之功能處理單元52(I)的MPU52a(I)、CPU單元10的MPU52a(C)、以及輸出系統單元30的MPU52a(O)。第4圖係表示實施形態1的控制裝置的輸入系統單元之共用記憶體的記憶區域之圖。共用記憶體57(I)係連接於功能處理單元52(I)、以及通信用處理機51(I)之匯流排通信處理部51c(I)。在實施形態1當中，共用記憶體57(I)雖係由RAM所構成，但，並不限定RAM。
如第4圖所示，共用記憶體57(I)係具備：觸發器控制次數記憶區域57a(I)，係記憶觸發器控制次數N的設定功能部；以及處理結果記憶區域57b(I)，係記憶功能處理單元52(I)的內部控制用處理機52b(I)的處理結果。觸發器控制次數N係重覆執行同步週期T內的功能處理單元52(I)的功能處理之執行次數。在實施形態1當中，觸發器控制次數記憶區域57a(I)係自記憶於MPU52a(I)內之電腦程式而寫入觸發器控制次數N。觸發器控制次數記憶區域57a(I)係自記憶於MPU52a(I)內之電腦程式所寫入之觸發器控制次數N為藉由功能處理單元52(I)的MPU52a(I)而參考。觸發器控制次數記憶區域57a(I)係藉由記憶觸發器控制次數N，設定功能處理單元52(I)在一個同步週期T內執行功能處理之執行次數的觸發器控制次數N。在實施形態1當中，觸發器控制次數N雖係自記憶於MPU52a(I) 內之電腦程式而寫入，但，亦可公開觸發器控制次數記憶區域57a(I)，經由CPU單元10而自電腦6寫入。
在實施形態1當中，處理結果記憶區域57b(I)雖藉由功能處理單元52(I)的MPU52a(I)而寫入內部控制用處理機52b(I)的處理結果，但，亦可藉由內部控制用處理機52b(I)而直接寫入處理結果。處理結果記憶區域57b(I)係依內部控制用處理機52b(I)的處理順序而寫入觸發器控制次數N次分的處理結果。在實施形態1當中，處理結果記憶區域57b(I)雖係藉由CPU單元10的MPU52a(C)而取得在接收下一個觸發信號TS的時序所記憶之觸發器控制次數N次分的處理結果，但，輸入系統單元20亦可將在接收下一個觸發信號TS的時序記憶於共用記憶體57(I)之觸發器控制次數N次分的處理結果傳送於CPU單元10的MPU52a(C)。又，處理結果記憶區域57b(I)的位址係預先設定於CPU單元10內。CPU單元10係自預先設定的位址區域而讀取其值，藉此讀取觸發器控制次數N次分的處理結果。
共用記憶體57(I)係作為輸出控制部而發揮功能，該輸出控制部係藉由MPU52a(I)而寫入觸發器控制次數N次分的處理結果，且藉由CPU單元10的MPU52a(C)而取得在接收下一個觸發信號TS的時序所記憶之觸發器控制次數N次分的處理結果，藉此根據觸發信號TS而彙集功能處理單元52(I)之複數個處理結果，並使之輸出於輸入系統單元20的外部。在實施形態1當中，彙集複數個處 理結果係指在輸入觸發信號TS至輸入下一個觸發信號TS為止的同步週期T內，設屬於外部之CPU單元10係處於能取得複數個處理結果之狀態、或者對屬於外部之CPU單元10傳送複數個處理結果。在實施形態1當中，共用記憶體57(I)之處理結果記憶區域57b(I)係在藉由CPU單元10的MPU52a(C)來取得記憶之處理結果時，則由CPU單元10的MPU52a(C)予以清除來形成未記憶資訊之空白的狀態。
此外，在實施形態1的控制裝置5當中，CPU單元10和第3圖所示之輸入系統單元20係除了輸入電路部55(I)、以及外部輸出入介面56(I)之外為相同的構成。在實施形態1的控制裝置5當中，輸出系統單元30和第3圖所示之輸入系統單元20係除了具備由D/A(Digital/Analog)轉換器或數位I/O所構成之輸出電路部以取代輸入電路部55(I)之外為相同的構成。
接著根據圖式來說明實施形態1的輸入系統單元20、以及控制裝置5的動作之一例。第5圖係表示實施形態1的控制裝置的動作之一例之時序圖。第6圖係表示實施形態1的控制裝置之輸入系統單元的功能處理單元的處理之一例之流程圖。
如第5圖所示，實施形態1的控制裝置5係以固定的同步週期T，自背板40之同步時脈產生部42a輸入觸發信號TS。輸入觸發信號TS時，輸入系統單元20的功能處理單元52(I)係在觸發信號TS的上升時序接收中 斷信號。內部控制用處理機52b(I)係在控制週期T1內，按機器2的檢測結果執行功能處理，MPU52a(I)係將處理結果寫入共用記憶體57(I)之處理結果記憶區域57b(I)(步驟ST1)。功能處理單元52(I)的MPU52a(I)係參考記憶於共用記憶體57(I)之觸發器控制次數記憶區域57a(I)的觸發器控制次數N，判定觸發器控制次數N部分的功能處理是否結束(步驟ST2)。
MPU52a(I)係在判定觸發器控制次數N次分的功能處理尚未結束(步驟ST2：No)時，則回到步驟ST1。MPU52a(I)係在判定觸發器控制次數N次分的功能處理已經結束(步驟ST2：Yes)時，則結束一個同步週期T部分的功能處理。功能處理單元52(I)係在判定觸發器控制次數N次分的功能處理尚未結束(步驟ST2：No)時，則回到步驟ST1，藉此而能如第5圖所示，執行觸發器控制次數N次分的功能處理，並將觸發器控制次數N次分的處理結果寫入共用記憶體57(I)之處理結果記憶區域57b(I)。
當對控制裝置5輸入下一個觸發信號TS時，如第5圖所示，CPU單元10係取得記憶於共用記憶體57(I)之處理結果記憶區域57b(I)的處理結果。在實施形態1當中，雖然CPU單元10係對取得之複數個處理結果建立顯示日時的資訊對應關聯，並儲存於電腦6的記憶裝置64，但，CPU單元10之取得處理結果的處理並不限定於此。在實施形態1當中，CPU單元10係處理單元，其藉由CPU單元10而取得，藉此處理輸入系統單元20的共 用記憶體57(I)所彙集並使之輸出之複數個處理結果。此外，當對控制裝置5輸入下一個觸發信號TS時，如第5圖所示，輸入系統單元20係和前一次的觸發信號TS輸入時同樣地執行功能處理。
第7圖係表示實施形態1的控制裝置之輸入系統單元的觸發器控制次數的設定畫面之圖。在設定實施形態1的控制裝置5之輸入系統單元20的觸發器控制次數時，使用者係操作電腦6的輸入裝置65，並將第7圖所示之觸發器控制次數設定畫面100顯示於顯示裝置66。如第7圖所示，觸發器控制次數設定畫面100係至少具備：對象單元顯示區域101，係顯示設定觸發器控制次數N之對象單元名稱之「輸入系統單元」；以及觸發器控制次數設定區域102，係設定「觸發器控制次數」。使用者係操作輸入裝置65，並進行將觸發器控制次數N輸入於觸發器控制次數設定區域102的輸入動作，當進行決定輸入的觸發器控制次數N的決定動作時，決定的觸發器控制次數N係通過電腦6的通信介面67而傳送於CPU單元10，並依序傳送於CPU單元10的通信用處理機51、匯流排通信線L1、背板40的通信中繼控制部42b、匯流排通信線L2、以及輸入系統單元20的通信用處理機51(I)，且寫入輸入系統單元20的共用記憶體57(I)之觸發器控制次數記憶區域57a(I)。
根據實施形態1的輸入系統單元20及控制裝置5，根據觸發信號TS，使功能處理單元52(I)以較觸發 信號TS的同步週期T更短的控制週期T1執行功能處理。此外，根據輸入系統單元20及控制裝置5，功能處理單元52(I)的處理結果係寫入共用記憶體57(I)，且形成能彙集而輸出處理結果的狀態。因此，由於輸入系統單元20及控制裝置5係功能處理單元52(I)能在一個之同步週期T內，執行複數次的功能處理的同時，處理結果係寫入共用記憶體57(I)，故形成能在外部利用一個之同步週期T內所產生的處理結果之狀態。其結果，輸入系統單元20及控制裝置5係能夠使輸入系統單元20所具有的高速功能處理性能靈活化。此外，根據實施形態1的輸入系統單元20及控制裝置5，即能以較同步週期T更短的週期而取得感測器之機器2的檢測結果。
此外，根據實施形態1的輸入系統單元20及控制裝置5，由於功能處理單元52(I)係以在起點將觸發信號TS為起點重覆執行功能處理，故能在一個之同步週期T內極力執行多個功能處理。再者，根據實施形態1的輸入系統單元20及控制裝置5，由於功能處理單元52(I)係以觸發信號TS為起點重覆執行功能處理，故於系統內配置有複數個輸入系統單元20時，亦能抑制因內部控制用處理機52b(I)而產生之控制週期T1的不一致現象。因此，當於系統內配置複數個單元時，則輸入系統單元20係能對PLC系統所決定之同步週期T進一步在極小化的週期進行同步，且永久性的進行控制。
此外，根據實施形態1的輸入系統單元20 及控制裝置5，由於能將觸發器控制次數N設定於共用記憶體57(I)之觸發器控制次數記憶區域57a(I)，故能變更執行同步週期T內的功能處理的次數。實施形態1的輸入系統單元20及控制裝置5係使觸發器控制次數N為自記憶於MPU52a(I)內之電腦程式而寫入。因此，實施形態1的輸入系統單元20及控制裝置5係即使未來縮短同步週期T被，亦不改變內部控制用處理機52b(I)而能靈活對應。此外，輸入系統單元20及控制裝置5係經由CPU單元10而自電腦6寫入觸發器控制次數N時，使用者能自由設定較同步週期T還極小化的功能處理之控制週期。其中，功能處理之控制週期的最短週期係形成控制週期T1。
根據實施形態1的輸入系統單元20及控制裝置5，由於滿足式1，故能抑制功能處理單元52(I)所執行的功能處理之跨越複數的同步週期T而執行之情形。
實施形態2
接著，根據圖式來說明本發明之實施形態2的控制裝置5。第8圖係表示實施形態2的控制裝置的輸出系統單元之硬體構成之圖。第9圖係表示實施形態2的控制裝置的輸出系統單元之共用記憶體的記憶區域之圖。在第8圖及第9圖當中，和實施形態1相同的部分係賦予相同的符號而省略其說明。
在實施形態2的控制裝置5當中，輸出系統單元30係功能單元，輸入系統單元20係其他的單元。輸出系統單元30係具備輸出電路部55-2(O)以取代實施形 態1的輸入系統單元20的輸入電路部55(I)，外部輸出入介面56(O)係連接於機器3。輸出電路部55-2(O)係由D/A轉換器或數位I/O所構成。
如第9圖所示，輸出系統單元30的共用記憶體57(O)係具備：觸發器控制次數記憶區域57a(O)，係記憶觸發器控制次數N的設定功能部；以及處理對象記憶區域57c(O)，係記憶功能處理單元52(O)的內部控制用處理機52b(O)的功能處理之處理對象。觸發器控制次數記憶區域57a(O)和實施形態1之輸入系統單元20的共用記憶體57(I)之觸發器控制次數記憶區域57a(I)為相同的構成。
處理對象記憶區域57c(O)係經由CPU單元10而藉由電腦6寫入藉功能處理單元52(O)的功能處理所加工的處理對象。處理對象係依功能處理的順序而寫入處理對象記憶區域57c(O)。處理對象記憶區域57c(O)係依內部控制用處理機52b(O)的處理順序而寫入觸發器控制次數N次分的處理對象。處理對象記憶區域57c(O)係藉由功能處理單元52(O)的MPU52a(O)而取得記憶之觸發器控制次數N次分的處理對象。又，處理對象記憶區域57c(O)的位址係預先設定於CPU單元10內。CPU單元10係將值寫入預先設定的位址區域，藉此而寫入觸發器控制次數N次分的處理對象。共用記憶體57(O)係作為輸入控制部而發揮功能，該輸入控制部係經由CPU單元10而自電腦6寫入觸發器控制次數N次分的處理對象，從而根據觸發信號TS，自輸出系統單元30的外部彙集而輸入功能處理單 元52(O)之複數個處理對象。因此，在實施形態2當中，CPU單元10係根據觸發信號TS，來彙集處理對象而輸入於共用記憶體57的處理單元。又，在實施形態2當中，彙集而輸入複數個處理結果係指在輸入觸發信號TS至輸入下一個觸發信號TS為止之同步週期T內，設屬於外部之CPU單元10係彙集而寫入複數個處理對象。
輸出系統單元30的功能處理單元52(O)之內部控制用處理機52b(O)係執行將記憶於共用記憶體57(O)的處理對象記憶區域57c(O)之處理對象予以加工之功能處理。輸出系統單元30的功能處理單元52(O)係在藉由輸出電路部55-2(O)而接收藉功能處理所產生的處理結果之後，通過外部輸出入介面56(O)而傳送至機器3作為控制信號。
功能處理單元52(O)係藉由具備記憶電腦程式之MPU52a(O)、以及執行硬體處理之內部控制用處理機52b(O)，從而能以較觸發信號TS的同步週期T更短的控制週期T1執行處理對象的功能處理，且產生機器3的控制信號。功能處理單元52(O)係在觸發信號TS的一個同步週期T之間，使內部控制用處理機52b(O)重覆執行複數次的處理對象的功能處理，並產生複數次的控制信號而傳送於機器3。
接著，根據圖式來說明實施形態2的輸出系統單元30、以及控制裝置5的動作之一例。第10圖係表示實施形態2的控制裝置的動作之一例之時序圖。第11 圖係表示實施形態2的控制裝置之輸出系統單元的功能處理單元的處理之一例之流程圖。
如第10圖所示，實施形態2的控制裝置5係以固定的同步週期T，自背板40之同步時脈產生部42a而輸入觸發信號TS。當輸入觸發信號TS時，CPU單元10係將自電腦6輸入的處理對象寫入至輸出系統單元30之共用記憶體57(O)的處理對象記憶區域57c(O)。
當下一個觸發信號TS輸入於控制裝置5時，則輸出系統單元30的功能處理單元52(O)係在觸發信號TS的上升時序，自通信用處理機51(O)而接收中斷信號。功能處理單元52(O)的MPU52a(O)係自共用記憶體57(O)之處理對象記憶區域57c(O)取得複數個處理對象(步驟ST1-2)。在實施形態2當中，共用記憶體57(O)之處理對象記憶區域57c(O)係在藉由功能處理單元52(O)的MPU52a(O)而取得記憶之處理結果時，則藉由功能處理單元52(O)的MPU52a(O)予以清除而形成未記憶有資訊之空白的狀態。
輸出系統單元30的功能處理單元52(O)之內部控制用處理機52b(O)係執行處理對象的功能處理，並如第10圖所示，將控制信號輸出於機器3(步驟ST2-2)。功能處理單元52(O)的MPU52a(O)係參考記憶於共用記憶體57(O)的觸發器控制次數記憶區域57a(O)的觸發器控制次數N，判定觸發器控制次數N次分的功能處理是否結束(步驟ST3-2)。
MPU52a(O)係在判定觸發器控制次數N次分的功能處理尚未結束(步驟ST3-2：No)時，則回到步驟ST2-2。MPU52a(O)係在判定觸發器控制次數N次分的功能處理已經結束(步驟ST3-2：Yes)時，則結束一個同步週期T部分的功能處理。功能處理單元52(O)係在判定觸發器控制次數N部分的功能處理尚未結束(步驟ST3-2：No)時，則回到步驟ST2-2，藉此而如第10圖所示，執行觸發器控制次數N次分的功能處理，並將控制信號輸出於機器3。
此外，輸出系統單元30的功能處理單元52(O)之MPU52a(O)係在步驟ST1-2當中，自共用記憶體57(O)之處理對象記憶區域57c(O)取得複數個處理對象之後，CPU單元10係使輸出系統單元30的共用記憶體57(O)藉由功能處理單元52(O)之MPU52a(O)予以清除而將自電腦6所輸入的處理對象寫入未記憶有資訊之空白的狀態的處理對象記憶區域57c(O)。
此外，實施形態2的控制裝置5之輸出系統單元30的觸發器控制次數N係和實施形態1同樣的設定。
根據實施形態2的輸出系統單元30及控制裝置5，根據觸發信號TS，使功能處理單元52(O)以較觸發信號TS的同步週期T更短的控制週期T1而執行功能處理。此外，根據輸出系統單元30及控制裝置5，使功能處理單元52(O)的處理對象自外部寫入並彙集處理對象而輸 入至共用記憶體57(O)。因此，由於輸出系統單元30及控制裝置5係能夠在一個之同步週期T內使功能處理單元52(O)執行複數次的功能處理。結果，輸出系統單元30及控制裝置5係能使輸出系統單元30所具有的高速功能處理性能靈活化。此外，根據實施形態2的輸出系統單元30及控制裝置5，能以較同步週期T更短的週期對屬於驅動機器之機器3傳送控制信號。
此外，根據實施形態2的輸出系統單元30及控制裝置5，由於功能處理單元52(O)係以觸發信號TS為起點重覆執行功能處理，故於系統內配置複數個輸出系統單元30時，亦能抑制因內部控制用處理機52b(O)而產生之控制週期T1的不一致現象。因此，當於系統內配置複數個單元時，則輸出系統單元30係能對PLC系統所決定之同步週期T進一步在極小化的週期進行同步，且永久性的進行控制。
實施形態2的輸出系統單元30及控制裝置5係使觸發器控制次數N為自記憶於MPU52a(O)內之電腦程式而寫入，故和實施形態1同樣的，即使未來縮短同步週期T，亦不改變內部控制用處理機52b(O)而能靈活對應。此外，輸出系統單元30及控制裝置5係經由CPU單元10而自電腦6寫入觸發器控制次數N時，使用者能自由設定較同步週期T還極小化的功能處理之控制週期。其中，功能處理之控制週期的最短週期係形成控制週期T1。
實施形態3
接著，根據圖式來說明本發明之實施形態3的功能單元70。第12圖係表示實施形態3的功能單元之硬體構成之圖。第13圖係表示實施形態3的功能單元的動作之一例之時序圖。在第12圖及第13圖當中，和實施形態1及實施形態2相同的部分係賦予相同的符號而省略其說明。
在實施形態3當中，功能單元70係實施形態1及實施形態2所記載之輸入系統單元20或輸出系統單元30。如第12圖所示，功能單元70係具備功能處理單元52，係在接收觸發信號TS時，則在觸發信號TS的上升時序執行和輸入系統單元20或輸出系統單元30相同的功能處理之功能處理部。功能單元70係具備共用記憶體57，係具有和輸入系統單元20或輸出系統單元30相同的觸發器控制次數記憶區域57a。功能單元70的通信用處理機51係連接於電腦6。
在實施形態3當中，功能單元70係在接收藉由使用者操作電腦6而輸入的觸發信號TS時，如第13圖所示，執行寫入觸發器控制次數記憶區域57a之觸發器控制次數N次分之功能處理。亦即，功能單元70的功能處理單元52，係在以觸發信號TS為起點重覆執行觸發器控制次數N次分之功能處理。在實施形態3當中，雖為自電腦6而輸入觸發信號TS於功能單元70，但，不限定於此，可自功能單元70的外部，在任意的時序輸入觸發信號TS，亦即以非週期性方式輸入觸發信號TS。此外，在實施形態3當中，功能單元70係在觸發信號TS的上升時序， 重覆觸發器控制次數N次分功能處理，此後，執行任意的處理，但，亦可不執行任意的處理。
根據實施形態3之功能單元70，和實施形態1及實施形態2同樣的，由於以觸發信號TS為起點，使功能處理單元52重覆執行功能處理，故能使功能單元70所具有的高速功能處理性能靈活化。
以上的實施形態所示之構成係表示本發明的內容之一例，亦可和另外的公知的技術組合，在不脫離本發明的要旨的範圍內，亦可省略、變更構成的一部分。

Claims (12)

  1. 一種功能單元，係根據自外部輸入之信號來和另一個單元進行同步者，該功能單元係具備：功能處理部，係以較同步週期更短的控制週期執行功能處理，並且在一個同步週期內重覆複數次連續執行前述功能處理而產生處理結果；以及輸出控制部，係根據前述同步週期，將前述功能處理部之處理結果彙集而輸出至外部。
  2. 一種功能單元，係根據自外部輸入之信號，產生中斷信號來和另一個單元進行同步者，該功能單元係具備：功能處理部，係根據前述中斷信號，以較同步週期更短的控制週期執行功能處理，並且在一個同步週期內重覆複數次連續執行前述功能處理而產生處理結果；以及輸出控制部，係根據前述中斷信號，將前述功能處理部之處理結果彙集而輸出至外部。
  3. 一種功能單元，係根據自外部輸入之信號來和另一個單元進行同步者，該功能單元係具備：功能處理部，係以較前述同步週期更短的控制週期執行功能處理，並且在一個同步週期內重覆複數次連續執行前述功能處理而產生處理結果；以及輸入控制部，係根據前述同步週期，自外部彙集而輸入前述功能處理部之處理對象。
  4. 一種功能單元，係根據自外部輸入之信號，產生中斷信號來和另一個單元進行同步者，該功能單元係具備：功能處理部，係根據前述中斷信號，以較前述同步週期更短的控制週期執行功能處理，並且在一個同步週期內重覆複數次連續執行前述功能處理而產生處理結果；以及輸入控制部，係根據前述中斷信號，自外部彙集而輸入前述功能處理部之處理對象。
  5. 如申請專利範圍第1至4項中任一項所述之功能單元，其中，前述功能處理部係具備設定功能部，係設定在一個同步週期內執行前述功能處理的執行次數。
  6. 如申請專利範圍第5項所述之功能單元，其中，設前述同步週期為T，設前述控制週期為T1，而設前述執行次數為N時，則滿足T>T1×N之關係。
  7. 一種控制裝置，係具備：申請專利範圍第1或2項所述的功能單元；以及處理單元，係與前述功能單元同步，並且處理前述功能單元的前述輸出控制部所彙集而輸出至外部之前述處理結果。
  8. 一種控制裝置，係具備：申請專利範圍第3或4項所述的功能單元；以及處理單元，係與前述功能單元同步，並且彙集前述處理對象而輸入於前述輸入控制部。
  9. 一種控制裝置，係具備：申請專利範圍第1項所述的功能單元；以及處理單元，係依據前述同步週期，處理前述功能單元的前述輸出控制部所彙集而輸出至外部之前述處理結果。
  10. 一種控制裝置，係具備：申請專利範圍第2項所述的功能單元；以及處理單元，係依據前述中斷信號，處理前述功能單元的前述輸出控制部所彙集而輸出至外部之前述處理結果。
  11. 一種控制裝置，係具備：申請專利範圍第3項所述的功能單元；以及處理單元，係依據前述同步週期，彙集前述處理對象而輸入於前述輸入控制部。
  12. 一種控制裝置，係具備：申請專利範圍第4項所述的功能單元；以及處理單元，係依據前述中斷信號，彙集前述處理對象而輸入於前述輸入控制部。
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