JP2009271724A - ハードウェアエンジン制御装置 - Google Patents

Abstract

【課題】複数の異なる規格に対応して、柔軟な制御およびクロックサイクル単位での細かな高精度の制御をなし得る。
【解決手段】複数のＨＷＥ＃１〜＃ｍを動作制御する制御命令を出力するシーケンスコントローラ１０と、シーケンスコントローラ１０からの制御命令がシーケンスコントローラ１０によって書き換え可能にセットされ、該セットされた制御命令をクロック信号に基づいたタイミングで制御バスを介して複数のＨＷＥ＃１〜＃ｍに出力するオペレーションシーケンサ３０とを備え、各ＨＷＥ＃１〜＃ｍはオペレーションシーケンサ３０ら出力された制御命令にしたがって動作する。
【選択図】 図１

Description

本発明は、一連の制御タイミングの異なる複数の異なる処理を実行する複数のハードウェアエンジン（ＨＷＥ）を制御するハードウェアエンジン制御装置に関するものである。

近年、動画像処理や無線通信などの信号処理に関する規格が数多く規定されている。これらの規格では、データサイズや処理速度などがパラメータとして規定されている。そのため、上記の信号処理を行うシステムは、パラメータの変化に柔軟に対応することが必要となる。

一方、信号処理に関する機器の高性能化、低価格化にともない、複数の規格を１つのシステムＬＳＩで実現することも求められている。たとえば、ＩＴＵ−Ｔの動画圧縮の規格であるＨ．２６４と、ＩＳＯの動画圧縮伸張の規格であるＭＰＥＧとを統合した動画像処理ＬＳＩや、ＩＥＥＥの規格による無線ＬＡＮと、日本国内の地上デジタル放送の規格であるＩＳＤＢ−Ｔとを統合した無線通信ＬＳＩなどの、複数の規格を統合したシステムＬＳＩが求められている。

このようなＬＳＩの開発において、設計期間の短縮や低コスト化を実現するためには、統合する規格の処理の中から共通の演算処理を抽出し、抽出した演算処理をハードウェアエンジン（以下、ＨＷＥと呼ぶ）として共用化することが望ましい。しかし、演算処理は共通であっても、規格間では演算処理で扱うデータサイズや、要求される演算処理速度などが異なる。そのため、それぞれの規格に対応した制御をＨＥＷに対して施さなければならない。以上のことから、複数の規格を１つのシステムＬＳＩで実現する場合は、規格内のパラメータ変化や規格間の差異を吸収できる柔軟なＨＷＥ制御機構を実現する必要がある。そのためには、制御範囲の自由度を高めること、クロックサイクルでＨＷＥを細かく制御できることの二点が重要となる。

特許文献１では、データバスとＡＬＵとＭＰＹとＡＣＣとでプロセッサを構成し、データバスと複数の専用ＨＷＥ（ここでは、ＤＣＴとＦＬＴ）との間に夫々データメモリを介在させ、これらデータメモリを経由することでプロセッサと複数の専用ＨＷＥとの間のデータ転送を実現している。各データメモリとＨＷＥ間を専用バスで接続することで、ＨＷＥへのデータ転送時のデータバスへのアクセス量を緩和することが示されている。ＨＷＥの起動や停止等の制御は、プロセッサのメモリアドレス空間にマッピングすることにより実現している。

しかしながら、この特許文献１では、メモリアドレス空間経由でＨＷＥを制御するので、ソフトウェアを書き換えることで柔軟な制御を可能とするという利点がある反面、クロックサイクル単位での細かいリアルタイム制御ができない、複数のＨＷＥを同時に制御することができないなどの問題がある。

特開平０８−１０１８０５号公報

本発明は、複数の異なる規格に対応して、柔軟な制御およびクロックサイクル単位での細かな高精度の制御をなし得るハードウェアエンジン制御装置を提供することを目的とする。

本願発明の一態様によれば、制御バスで接続され、一連のデータ処理を実現するハードウェアエンジン（ＨＷＥ）であって、制御を書き換えることにより異なるデータ処理を実行可能とするＨＷＥを制御するハードウェアエンジン制御装置において、前記複数のＨＷＥを動作制御する制御命令を下位制御装置に出力する上位制御装置と、前記上位制御装置からの制御命令を書き換え可能レジスタにセットし、該セットされた制御命令をクロック信号に基づいたタイミングで前記制御バスに出力する、シーケンサとして動作する下位制御装置と備え、各ＨＷＥは、下位制御装置から出力された制御命令にしたがって動作することを特徴とする。

本発明によれば、下位制御装置にセットされる制御命令を上位制御装置によって書き換え可能とするとともに、下位制御装置はＨＷＥへの制御命令の出力タイミングをクロックサイクル単位で正確に制御するので、複数の異なる規格に対応して、柔軟な制御およびクロックサイクル単位での細かな高精度のＨＷＥ制御をなし得、ＨＷＥの制御が容易となり、設計コストが削減される。

以下に添付図面を参照して、この発明にかかるハードウェアエンジン制御装置の最良な実施の形態を詳細に説明する。

（第１の実施の形態）
図１〜図３を用いてこの発明の第１の実施の形態を説明する。図１は、本発明の第１の実施の形態にかかるハードウェアエンジン制御装置の構成例を示すブロック図である。本ハードウェアエンジン制御装置は、動画像処理や無線通信などについての複数の規格を１つのシステムＬＳＩで実現するものである。

図１において、複数のハードウェアエンジン（以下ＨＷＥと略す）＃１〜＃ｍは、一連の制御タイミングの異なる複数の異なるデータ処理を実行するものである。別言すれば、各ＨＷＥは、一連のデータ処理を実現するものであって、制御を書き換えることにより異なるデータ処理を実行可能とするものである。ハードウェアエンジン制御装置は、複数のＨＷＥ＃１〜＃ｍを制御するものであり、上位制御装置としてのシーケンサコントローラ（以下ＳＱＣと略す）１０と、下位制御装置としてのオペレーションシーケンサ（以下ＯＳＱと略す）３０とを備えている。ＯＳＱ３０とＨＷＥ＃１〜＃ｍとは制御バス５によって接続され、ＳＱＣ１０とＯＳＱ３０とは、制御バス５とは異なる専用信号線１５によって接続されている。複数のＨＷＥ＃１〜＃ｍ間のデータ線接続は、バス構造とは異なるデータ線２０によって接続されている。なお、図１においては、複数のＨＷＥ＃１〜＃ｍ間をデータ線２０によって縦列接続するようにしているが、これに限定するものではく、個々のＨＷＥ＃１〜＃ｍ間で自由にデータの受け渡しをしてもよい。

ＳＱＣ１０は、複数の異なる規格についての無線通信処理などの一連の処理を複数のＨＷＥ＃１〜＃ｍによって実行させるための複数の制御命令を出力するものであり、ＯＳＱ３０を起動、停止するための動作制御と、ＯＳＱ３０が各ＨＷＥ＃１〜＃ｍに出力する制御命令を書き換えるための制御命令設定変更制御などを実行する。

ＯＳＱ３０は、ＳＱＣ１０から与えられた制御命令にしたがって、制御対象である１〜または複数のＨＷＥへの制御命令をクロック信号に同期して制御バス５に出力する。すなわち、ＯＳＱ３０は、ＳＱＣ１０から与えられた制御命令を決められた手順通りに制御バス５に出力するシーケンサとして動作する。

ＨＷＥ＃１〜＃ｍは、無線通信処理などにおける異なる規格の処理に共通の演算処理を実現するものである。本システムを無線通信処理に適用する場合は、例えば、ＨＷＥ＃１がスクランブル処理を実行し、ＨＷＥ＃２がＦＥＣ処理を実行し、ＨＷＥ＃３がマッピング処理を実行し、ＨＷＥ＃４がＦＦＴ処理を実行し、ＨＷＥ＃５がＦＩＲ処理を実行し、ＨＷＥ＃６がＤ／Ａ変換処理などを実行する。すなわち、各ＨＷＥは、制御バス５を介して取得したＯＳＱ３０からの制御命令にしたがって、データ線２０から入力されたデータに対し各所要の演算処理を施して出力する。

図２は、ＯＳＱ３０の内部構成の詳細が追加されたハードウェアエンジン制御装置の構成例を示すブロック図である。図２において、ＯＳＱ３０は、制御命令をバッファリングするオペレーションレジスタ（Operation Register）３１と、カウンタ（Counter）３２と、コンパレータ（Comparator）３３とを備えている。

オペレーションレジスタ３１は、ＳＱＣ１０によって制御命令が書き換え可能に設定されるものであり、オペレーションレジスタ３１は、オペレーションフィールド、ＩＤフィールド、およびＴｉｍｅフィールドを備えている。オペレーションフィールドには、命令コードが保持され、ＩＤフィールドには、制御対象であるＨＷＥ＃１〜＃ｍを識別するための識別子（ＩＤ）が保持され、Ｔｉｍｅフィールドには、制御バス５に制御命令およびＩＤを出力するタイミングを規定するタイミング情報（この場合は、クロック信号のカウント値）が保持される。オペレーションフィールドは実現したい制御内容によって任意に定義することができる。ＩＤフィールドは任意に定義してよいが、ＨＷＥの個数分のビットを用意し、各ビットと各ＨＷＥを１対１に対応付けさせると、複数のＨＷＥを指定することが容易になり、制御の自由度が向上する。

カウンタ３２は、クロック信号をカウントするカウンタであり、ＳＱＣ１０からの指示によってカウント動作の開始、停止、リセットが制御される。コンパレータ３３は、カウンタ３２のカウント値と、オペレーションレジスタ３１のＴｉｍｅフィールドの設定値とを比較し、カウンタ３２のカウント値とＴｉｍｅフィールドの設定値とが一致した時点に、オペレーションレジスタ３１のオペレーションフィールドに設定された命令コードとＩＤフィールドに設定されたＩＤとを制御バス５に出力する。

ＨＷＥ＃１〜＃ｍは、制御バス５を介して通知されたＩＤと予め設定されている自身のＩＤとが一致するか否かを判定し、このＩＤ比較が一致した場合、該ＩＤが付された命令コードを実行する。たとえば、命令コードがパラメータ設定であれば、パラメータを設定し、動作開始命令であれば動作処理演算を開始し、動作停止命令であれば動作処理演算を停止する。ＩＤフィールドによって複数のＨＷＥを指定すれば、複数のＨＷＥを同時制御することもできる。この第１の実施の形態においては、コンパレータ３３が命令コードおよびＩＤを含む制御命令を発行するたびに、ＳＱＣ１０はオペレーションレジスタ３１を書き換える

一般に画像処理や通信処理などに代表される信号処理では、入力データを予め決められた手順に従って演算を施した結果を出力データとする。ここで「予め決められた手順」というのは規格で規定されていたり、アルゴリズムによって決められたりする。この「手順」がいつも同じ手順であれば、制御の最適化が可能となり制御回路をハードウェアで実現することが可能となる。しかしながら、規格内のパラメータ変更への対応や複数の規格への対応を実現するためには、「予め決められた手順」を変更して複数のＨＷＥを制御しなければならない。そこで、本実施の形態においては、ＯＳＱ３０によって「決められた手順」を実行させ、ＳＱＣ１０によって「手順の変更」を実行する。すなわち、ＳＱＣ１０によって、ＯＳＱ３０にセットされる制御命令を任意に可変することで、複数の規格への対応および規格内のパラメータ変更への対応を実現する。

ＨＷＥが一つであればＯＳＱ３０とＨＷＥを直接繋げればよいが、信号処理では複数のＨＷＥを用いることが多いため、ＨＷＥ＃１〜＃ｍとＯＳＱ３０とは制御バス５を介して接続する。これにより、ＢＵＳインタフェースに統一することでＨＷＥの追加・削除が容易となり、設計コストが削減できるとともに、複数のＨＷＥの同時制御(スタート／ストップ／モード変更など)が容易になるという効果が得られる。

また、ＨＷＥ間のデータパスを専用データ線２０によってＨＷＥ間で閉じることにより、メモリ等のバッファを介することなくデータの入出力が可能となる。また、各ＨＷＥにおいて、データを所要のタイミングで確実に処理するためには、ＯＳＱ３０がクロックサイクルで動作制御されることが必要となるので、ＯＳＱ３０はクロック信号に基づき動作させている。ＯＳＱ３０は命令コードの出力タイミングをクロック信号に基づいて高精度に制御しているので、ＳＱＣ１０がＴｉｍｅフィールドの設定値によって各ＨＷＥ間の動作タイミングを制御するようにすれば、各ＨＷＥ間の衝突が抑えられるので、制御バス５としては、特に調整機能を持たないものを採用することができる。

このように第１の実施の形態においては、ＯＳＱ３０にセットされる制御命令をＳＱＣ１０によって任意に書き換え可能とするとともに、ＯＳＱ３０はＨＷＥ＃１〜＃ｍへの制御命令の出力タイミングをクロックサイクル単位で正確に制御するので、複数の異なる規格に対応して、柔軟な制御およびクロックサイクル単位での細かな高精度のＨＷＲ制御をなし得、ＨＷＥの制御が容易となり、設計コストが削減される。また、命令コード、ＨＷＥを識別するＩＤ、命令コードを実行するタイミングが規定されたタイミング情報をオペレーションレジスタ３１にセットし、コンパレータ３３が、カウンタ３２のカウント値と、オペレーションレジスタ３１のタイミング情報とを比較し、この比較に基づいたタイミングで、オペレーションレジスタ３１に設定された命令コードとＩＤとを制御バス５に出力するようにしているので、クロックサイクル単位での細かな高精度のＨＷＲ制御をなし得る。また、ＳＱＣ１０がオペレーションレジスタ３１を書き換えることで、動作変更を容易に行え、複数の異なる規格に対応して、柔軟な制御をなし得る。

（第２の実施の形態）
図３を用いてこの発明の第２の実施の形態を説明する。この第２の実施の形態においては、ＯＳＱ３０は、複数対のオペレーションレジスタ３１−１〜３１−ｎおよびコンパレータ３３−１〜３３−ｎを設けるようにしており、カウンタ３２のカウント値は各コンパレータ３３−１〜３３−ｎに分配されている。各オペレーションレジスタ３１−１〜３１−ｎには、第１の実施の形態と同様、オペレーションフィールド、ＩＤフィールド、およびＴｉｍｅフィールドが備えられている。

オペレーションレジスタ３１−１〜３１−ｎとコンパレータ３３−１〜３３−ｎとは、それぞれ１対１に接続されている。コンパレータ３３−１はオペレーションレジスタ３１−１のＴｉｍｅフィールドに設定されたカウント値とカウンタ３２のカウント値が一致した時点に、オペレーションレジスタ３１−１のオペレーションフィールドに設定された命令コードとＩＤフィールドに設定されたＩＤとを制御バス５に出力する。コンパレータ３３−２も同様に、オペレーションレジスタ３１−２のＴｉｍｅフィールドに設定されたカウント値とカウンタ３２のカウント値が一致した時点に、オペレーションレジスタ３１−２のオペレーションフィールドに設定された制御命令とＩＤフィールドに設定されたＩＤとを制御バス５に出力する。コンパレータ３３−ｎも同様に、オペレーションレジスタ３１−ｎのＴｉｍｅフィールドに設定されたカウント値とカウンタ３２のカウント値が一致した時点に、オペレーションレジスタ３１−ｎのオペレーションフィールドに設定された制御命令とＩＤフィールドに設定されたＩＤとを制御バス５に出力する。

たとえば、オペレーションレジスタ３１−１のＴｉｍｅフィールドにカウント値「３」が設定され、オペレーションレジスタ３１−２のＴｉｍｅフィールドにカウント値「６」が設定されていた場合、ＯＳＱ３０は、カウンタ３２のカウント値が「３」になるとオペレーションレジスタ３１−１のオペレーションフィールドに設定された命令コードとＩＤフィールドに設定されたＩＤとを制御バス５に出力し、ＯＳＱ３０は、カウンタ３２のカウント値が「６」になるとオペレーションレジスタ３１−２のオペレーションフィールドに設定された制御命令とＩＤフィールドに設定されたＩＤとを制御バス５に出力する。これにより、ＨＷＥ＃１〜＃ｎは、カウンタ３２のカウント値が「３」になると、制御バス５を介して受け取った命令コードが自身に対するものであれば、その命令コードにしたがった動作を開始し、さらにカウンタ３２のカウント値が「６」になると、制御バス５を介して受け取った命令コードが自身に対するものであれば、その命令コードにしたがった動作を開始する。

信号処理における「予め決められた手順」を実現するためには、複数回のＨＷＥ制御が必要になる。この第２の実施の形態においては、「予め決められた手順」に必要となる制御を複数のオペレーションレジスタ３１−１〜３１−ｎに格納することができるので、処理中のオペレーションレジスタの書き換え回数を削減することができる。必要となる制御を全て格納できる個数のオペレーションレジスタを備えていれば、オペレーションレジスタの書き換えは発生しない。信号処理では同じ演算を繰り返し行うことが多いため、繰り返し処理に必要となる全ての制御をオペレーションレジスタ３１−１〜３１−ｎに格納することで、書き換えに要するコストが発生しない。なお、オペレーションレジスタの個数より「予め決められた手順」に必要となる制御の数が多い場合は、オペレーションレジスタの書き換えが必要となるが、複数のオペレーションレジスタ３１−１〜３１−ｎを備えているため、書き換えに要する時間やタイミングに関する制約が緩くなり、この結果、制御の自由度が向上する。

（第３の実施の形態）
図４を用いてこの発明の第３の実施の形態を説明する。この第３の実施の形態においては、各ＨＷＥ＃１〜＃ｍからＯＳＱ３０に対してフィードバック線８−１〜８−ｍが設けられ、またＯＳＱ３０からＳＱＣ１０に対してフィードバック線９が設けられている。

ＨＷＥ＃１〜＃ｍでの信号処理では、入力されたデータの種類や演算の結果によって、処理手順を変更する場合があり、各ＨＷＥ＃１〜＃ｍは自身に設けられたフィードバック線８−１〜８−ｍを用いて分岐情報をＯＳＱ３０にフィードバックする。ＯＳＱ３０は、フィードバック線９を用いて各ＨＷＥ＃１〜＃ｍからの分岐情報をＳＱＣ１０にフィードバックする。

ＳＱＣ１０では、フィードバックされた分岐情報に従って、第１または第２実施の形態で説明したＯＳＱ３０内のオペレーションレジスタ３１を書き換えたり、カウンタ３２の初期値などを書き換えることで、処理手順を変更させる。

第３の実施の形態においては、各ＨＷＥ＃１〜＃ｍからの分岐情報をＯＳＱ３０を介してＳＱＣ１０に入力しているので、この分岐情報に従ってＯＳＱ３０内のオペレーションレジスタ３１を書き換えたり、カウンタ３２の初期値などを書き換えるようにすれば、一連の信号処理に対して制御の分岐を実現することができる。

（第４の実施の形態）
図５を用いてこの発明の第４の実施の形態を説明する。この第４の実施の形態においては、ＯＳＱを階層的に構成するとともに、その際に必要であれば制御バスも階層的に構成している。

図５において、ＳＱＣ１０には、上位の大まかな制御を行うＯＳＱ３０ａが接続されており、ＯＳＱ３０ａは上位制御バス５ａに接続されている。上位制御バス５ａには、複数の下位の細かな制御を行うＯＳＱ３０ｂ−１〜３０ｂー３と、ＨＷＥ＃６が接続されている。ＳＱＣ１０は、上位制御バス５ａとは異なる専用制御線１５ａを介して、上位のＯＳＱ３０ａと、下位の複数のＯＳＱ３０ｂ−１〜３０ｂ−３とに内蔵される１〜複数のオペレーションレジスタ３１をセットする。上位のＯＳＱ３０ａのカウンタ３２は、専用制御線１５ｂを介してＳＱＣ１０によって、動作開始、停止、リセットが制御される。下位の複数のＯＳＱ３０ｂ−１〜３０ｂ−３に内蔵されるカウンタ３２は、ここでは図示していないが、ＳＱＣ１０によって、動作開始、停止、リセットが制御されてもよいし、上位のＯＳＱ３０ａによって、動作開始、停止、リセットが制御されてもよい。

ＯＳＱ３０ｂ−１には、ＨＷＥ＃１が接続されている。ＯＳＱ３０ｂ−２には、ＨＷＥ＃２が接続されている。ＯＳＱ３０ｂ−３には、下位制御バス５ｂを介してＨＷＥ＃３〜＃５が接続されている。ＨＷＥ＃６は直接上位制御バス５ａと接続されている。

この第４の実施の形態では、ＯＳＱは、上位のＯＳＱ３０ａと下位の複数のＯＳＱ３０ｂ−１〜３０ｂ−３の２階層で構成されている。上位のＯＳＱ３０ａは各ＨＷＥの大まかな制御(スタート／ストップ／モード変更など)を担当する。下位の複数のＯＳＱ３０ｂ−１〜３０ｂ−３は、各ＨＷＥの細かい制御を担当する。ＯＳＱ３０ｂ−１、３０ｂ−２はそれぞれＨＷＥ＃１，＃２の内部制御を担当する。これらのＯＳＱ３０ｂ−１、３０ｂ−２とＨＷＥ＃１，＃２とは１対１で対応しているので制御バスは不要である。一方、ＯＳＱ３０ｂ−３はＨＷＥ＃３〜＃５の内部制御を担当する。ＯＳＱ３０ｂ−３は複数のＨＷＥを制御するために制御バス５ｂが必要となる。このような制御バス構成は、各ＨＷＥの内部制御に共通点が多いときに有効である。また、ＨＷＥ＃６は上位制御バス５ａと直接接続されている。ＨＷＥの内部制御が単純な場合は、このように下位のＯＳＱを省略することができる。

第２の実施の形態の場合、ＨＷＥの個数が多いときや、「予め決められた手順」に必要となる制御の数が多い場合、オペレーションレジスタ３１の書き換え回数を減らすにはオペレーションレジスタ３１の個数を増やすしかない。さらに各ＨＷＥ内部の細かい制御まで実現しようとしたら、膨大な数の制御をこなさなくてはならず、結果としてオペレーションレジスタ３１の構成が大規模になってしまう。そこで、第４の実施の形態では、制御を階層的に分割することで、各ＯＳＱの構成を最適化することができる。さらに、各ＨＷＥの内部制御の複雑度に応じてＯＳＱと制御バスの構成を最適化することで、回路規模削減にも貢献できる。

なお、上記では、制御を２階層の構成で説明をしたが、３階層以上の構成でも可能である。また、図５では図示を省略したが、第３の実施の形態で説明したような、ＨＷＥからのフィードバック線を設ける場合は、ＨＷＥ→下位のＯＳＱ→上位のＯＳＱ→ＳＱＣの順にフィードバック情報を階層的にＳＱＣに戻すようにする。

この発明の第１の実施の形態にかかるＨＷＥ制御装置を示すブロック図である。 ＯＳＱの内部構成が追加された第１の実施の形態にかかるＨＷＥ制御装置を示すブロック図である。 この発明の第２の実施の形態にかかるＨＷＥ制御装置を示すブロック図である。 この発明の第３の実施の形態にかかるＨＷＥ制御装置を示すブロック図である。 この発明の第４の実施の形態にかかるＨＷＥ制御装置を示すブロック図である。

符号の説明

＃１〜＃ｍ ハードウェアエンジン（ＨＷＥ）
５ 制御バス
８−１〜８−ｍ、９ フィードバック線
１０ シーケンスコントローラ（ＳＱＣ）
３０ オペレーションシーケンサ（ＯＳＱ）
３１ オペレーションレジスタ
３２ カウンタ
３３ コンパレータ

Claims (5)

1. 制御バスで接続され、一連のデータ処理を実現するハードウェアエンジン（ＨＷＥ）であって、制御を書き換えることにより異なるデータ処理を実行可能とするＨＷＥを制御するハードウェアエンジン制御装置において、
   前記複数のＨＷＥを動作制御する制御命令を下位制御装置に出力する上位制御装置と、
   前記上位制御装置からの制御命令を書き換え可能レジスタにセットし、該セットされた制御命令をクロック信号に基づいたタイミングで前記制御バスに出力する、シーケンサとして動作する下位制御装置と、
   を備え、各ＨＷＥは、下位制御装置から出力された制御命令にしたがって動作することを特徴とするハードウェアエンジン制御装置。
2. 前記下位制御装置は、
   前記上位制御装置によって動作制御され、前記クロック信号をカウントするカウンタと、
   前記上位制御装置からの制御命令として、命令コードと、該命令コードを実行されるＨＷＥを識別するＩＤと、該命令コードを実行させるタイミングが前記クロック信号のカウント値によって規定されたタイミング情報とが、書き換え可能にセットされる制御命令レジスタと、
   前記制御命令レジスタのタイミング情報を前記カウンタのカウント値と比較し、この比較結果が一致したときに、前記命令コードおよびＩＤを前記制御バスに出力するコンパレータと、
   を備えることを特徴とする請求項１に記載のハードウェアエンジン制御装置。
3. 前記下位制御装置は、
   前記制御命令レジスタおよびコンパレータを複数対有することを特徴とする請求項２に記載のハードウェアエンジン制御装置。
4. 前記上位制御装置は、
   下位制御装置を介して各ＨＷＥからのフィードバック情報を受け取り、このフィードバック情報に基づき前記制御命令レジスタの内容または前記カウンタのカウント値を書き換えることによって前記ＨＷＥの制御内容を変更することを特徴とする請求項２または３に記載のハードウェアエンジン制御装置。
5. 前記下位制御装置を階層的に構成することを特徴とする請求項１〜４の何れか一つに記載のハードウェアエンジン制御装置。

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