WO2015136686A1 - 情報処理装置及び方法 - Google Patents

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WO2015136686A1
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operation mode
microcode
processing
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淳二 山本
正啓 間瀬
昌也 中畑
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株式会社日立製作所
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    • G06F9/30181—Instruction operation extension or modification
    • G06F9/30189—Instruction operation extension or modification according to execution mode, e.g. mode flag
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    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
    • G06F9/3887—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by a single instruction for multiple data lanes [SIMD]

Definitions

  • the present invention relates to an information processing apparatus and method, and is particularly suitable for application to an information processing apparatus that can process data using both the SIMD (Single Instruction / Multiple Data) system and the MIMD (Multiple Instruction / Multiple Data) system. Is.
  • SIMD Single Instruction / Multiple Data
  • MIMD Multiple Instruction / Multiple Data
  • SIMD method is a method of processing a part or all of a plurality of data in parallel with one instruction.
  • the MIMD method is a parallel computer equipped with a plurality of microprocessors, and each of the plurality of microprocessors has different data. A method for performing different processing on the in parallel.
  • the SIMD method is a method of processing a part or all of a plurality of data in parallel with the same instruction, different processing cannot be applied to individual data. For this reason, when it is necessary to perform different processing on individual data in the middle of processing by the SIMD method, a method of sequentially processing the individual data is used. However, according to this method, there is a problem that the degree of parallelism of processing decreases because processing cannot be performed on other data while processing is performed on certain data.
  • SIMD modes SIMD modes
  • MIMD modes MIMD operation modes
  • a parallel computing device has been proposed that can switch the operation mode between the SIMD mode and the MIMD mode as appropriate (Patent Document 1). According to the parallel processing device disclosed in Patent Document 1, there is an advantage that different processing can be performed on individual data in parallel by switching the operation mode from the SIMD mode to the MIMD mode.
  • the parallel arithmetic device disclosed in Patent Document 1 has a configuration in which instructions in the MIMD mode are given to the memory each time for each arithmetic circuit that processes individual data in parallel.
  • the present invention has been made in consideration of the above points, and intends to propose an information processing apparatus and method capable of avoiding a decrease in the degree of parallelism of processing and effectively preventing a decrease in the data processing capability of the entire apparatus. Is.
  • a first operation mode in which a part or all of a plurality of data is processed in parallel with one instruction, and the plurality of data are processed according to the instruction for each data.
  • an information processing apparatus having a second operation mode for processing in parallel, an instruction memory that stores the instruction, and a first command that interprets the instruction stored in the instruction memory and that corresponds to the instruction.
  • Each of the instruction processing units holds in advance all the second microcodes to be processed in the second operation mode, respectively.
  • a special code is embedded in the second microcode that is processed last among the plurality of second microcodes that are processed in series, and each of the instruction processing units is sent from the instruction interpreting unit.
  • a process according to the second microcode in which the special code is embedded by switching the operation mode to the second operation mode in accordance with an instruction, executing different processes according to the second microcode.
  • the process waits until all the other instruction processing units complete the processing of the second operation mode. Is switched to the first operation mode.
  • the first operation mode in which a part or all of a plurality of data is processed in parallel with one instruction, and the plurality of data are processed in parallel according to the instruction for each data.
  • the information processing apparatus interprets the instruction memory storing the instruction, the instruction stored in the instruction memory, and the instruction A command interpreter that creates a first microcode that is a command corresponding to the command, and a plurality of processes that execute processing according to the first microcode transmitted from the command interpreter in the first operation mode, respectively.
  • Each instruction processing unit holds in advance all the second microcodes to be processed in the second operation mode.
  • each instruction processing unit switches the operation mode to the second operation mode in accordance with an instruction from the instruction interpretation unit, and performs different processes according to the held second microcode.
  • each instruction processing unit finishes executing the processing according to the second microcode in which the special code is embedded, thereby processing the second operation mode.
  • the process waits until all other instruction processing units finish the process in the second operation mode, and after waiting, switches the operation mode to the first operation mode. And obtain way.
  • the information processing apparatus and the information processing method it is unnecessary to rewrite the second microcode to be processed by each instruction processing unit in the second operation mode, and it is desired to switch the operation mode of each instruction processing unit. It can be done at the timing. Therefore, it is possible to avoid a decrease in the degree of parallelism of processing due to such rewriting of the second microcode.
  • a special code is embedded in the second microcode to be processed at the end of the plurality of second microcodes that are continuously processed in the second operation mode.
  • the processing unit finishes the process in the second operation mode by completing the process according to the second microcode in which the special code is embedded, all the other instruction processing units In the second operation mode, each instruction processing unit executes a process with a different number of cycles in order to switch the operation mode to the first operation mode.
  • FIG. 1, 1 shows the information processing apparatus by this Embodiment as a whole.
  • the information processing apparatus 1 has a SIMD mode and a MIMD mode as operation modes, and includes an instruction memory 2, an instruction interpretation unit 3, and a plurality of instruction processing units 4.
  • the instruction memory 2 is a memory used for storing and holding instructions given from a user, an application, or the like, and stores a plurality of instructions 5 that define processing contents to be executed by each instruction processing unit 4.
  • the instruction interpretation unit 3 is a functional unit composed of hardware or software.
  • the instruction interpretation unit 3 sequentially reads the instructions 5 stored in the instruction memory 2 in a predetermined cycle period, interprets the read instructions 5, and creates a microcode 6 that is a command corresponding to the instructions 5. Then, the instruction interpretation unit 3 transmits the created microcode 6 to each instruction processing unit 4.
  • FIG. 2 shows a configuration example of the microcode 6 created by the instruction interpretation unit 3.
  • the microcode 6 includes an instruction execution code 10, a set flag 11, a MIMD code address 12, and a MIMD cycle number 13.
  • the instruction execution code 10 is a code designating the contents of the process to be executed by the instruction processing unit 4, and the set flag 11 is to fetch the MIMD code address 12 and the MIMD cycle number 13 following the set flag 11. This is a flag for instructing the instruction processing unit 4.
  • the instruction interpreter 3 normally sets the set flag 11 to false (hereinafter referred to as “0”) and sets the set flag 11 to true (“1”) only in the first microcode 6 switched to the MIMD mode. To do.
  • the MIMD code address 12 indicates that the microcode 28 to be executed first when the instruction processing unit 4 switches to the MIMD mode among the microcodes 28 stored in the local memory 22 in the instruction processing unit 4 as described later. It is information indicating an address on the stored local memory 22.
  • the MIMD cycle number 13 is information representing the number of microcodes 28 that the instruction processing unit 4 should process continuously in one MIMD mode.
  • the maximum value is set as the MIMD cycle number 13.
  • the instruction processing unit 4 includes an address pointer memory 20, an address pointer update unit 21, a local memory 22, a counter memory 23, a MIMD cycle number update unit 24, a comparator 25, a microcode selector 26, and an instruction execution.
  • the unit 27 is configured.
  • the address pointer memory 20 is a memory used for storing the MIMD code address 12 (FIG. 2) included in the microcode 6 given from the instruction interpretation unit 3.
  • the address pointer memory 20 does nothing when the set flag 11 (FIG. 2) of the microcode 6 is “0”, and the MIMD code address 12 included in the microcode 6 when the set flag 11 is “1”. And the stored MIMD code address 12 is notified to the local memory 22.
  • the address pointer update unit 21 is a circuit that updates the MIMD code address stored in the address pointer memory 20.
  • the address pointer updating unit 21 holds a program counter (not shown) of microcode 28 stored in the local memory 22 as will be described later. Then, when the address pointer memory 20 stores the MIMD code address, the address pointer updating unit 21 starts counting a clock provided from an oscillator (not shown), and the instruction execution unit 27 is for one cycle period in which one microcode 28 is processed. Each time the number of clocks is counted, the value of the MIMD code address stored in the address pointer memory 20 is converted into the microcode to be executed by the instruction execution unit 27 next to the microcode 28 stored in the local memory 22. Update to the address where the code 28 is stored.
  • the local memory 22 is composed of, for example, a semiconductor memory, and stores in advance all the microcode 28 that defines the processing contents to be executed by the instruction processing unit 4 in the MIMD mode.
  • the local memory 22 reads the microcode 28 stored in the MIMD code address notified from the address pointer memory 20 on the local memory 22, and reads the read microcode 28 into the second input of the microcode selector 26. Send to the end.
  • a plurality of microcodes 28 stored in the local memory 22 of the instruction processing unit 4 are processed at the end of the plurality of microcodes 28 that are continuously processed in the MIMD mode.
  • a special code indicating this hereinafter referred to as MIMD mode end code
  • the counter memory 23 is a memory used for counting the number of microcodes 6 from the instruction interpretation unit 3.
  • the counter memory 23 does nothing when the set flag 11 (FIG. 2) of the microcode 6 is “0”, and when the set flag 11 is “1”, the number of MIMD cycles 13 included in the microcode 6 ( 2) is stored, and the stored MIMD cycle number 13 is notified to the comparator 25.
  • the MIMD cycle number update unit 24 is a circuit that updates the MIMD cycle number stored in the counter memory 23.
  • the MIMD cycle number update unit 24 starts counting the clocks supplied from the oscillator described above, and the instruction execution unit 27 processes one microcode 28 for one cycle period. Each time the number of clocks is counted, the number of MIMD cycles stored in the counter memory 23 is decreased by “1”.
  • the comparator 25 compares the MIMD cycle number notified from the counter memory 23 with a preset comparison reference value (here, “0”), and the notified MIMD cycle number does not match the comparison reference value. If the logic level is “0” and the notified MIMD cycle number matches the comparison reference value, a switching control signal having a logic level “1” is transmitted to the microcode selector 26.
  • the microcode selector 26 is composed of a switch, for example.
  • the microcode 6 transmitted from the instruction interpreter 3 is given to the first input terminal of the microcode selector 26.
  • the microcode selector 26 selects the microcode 6 from the instruction interpreter 3 given to the first input terminal when the logic level of the switching control signal given from the comparator 25 is “0” and selects the instruction execution unit When the logic level of the switching control signal given from the comparator 25 is “1”, the microcode 28 read from the local memory 22 given to the second input terminal is selected and the instruction execution unit 27 is selected. Send to.
  • the instruction execution unit 27 executes a process according to the microcodes 6 and 28 given from the microcode selector 26 using a register and an arithmetic unit (not shown), and outputs the processing result to a next-stage processing unit (not shown). To do.
  • the instruction execution unit 27 detects the above-described MIMD mode end code from the microcode 28 supplied from the microcode selector 26, the instruction execution unit 27 executes processing according to the microcode 28 and then performs the address pointer update unit 21. And the updating of the MIMD code address stored in the address pointer memory 20 is stopped, and thereafter, the process is stopped until the next microcode is given from the microcode selector 26.
  • the set flag 11 of the microcode 6 transmitted from the instruction interpretation unit 3 to each instruction processing unit 4 is set to “0”.
  • the MIMD cycle number 13 is not set in the counter memory 23, so that a switching control signal having a logic level of “0” is given from the comparator 25 to the microcode selector 26.
  • the microcode 6 from the instruction interpretation unit 3 is selected by the microcode selector 26 and is supplied to the instruction execution unit 27. Therefore, in the SIMD mode, each instruction processing unit 4 executes the same instruction according to the same microcode 6 given from the instruction interpretation unit 3.
  • the set flag of the microcode 6 from the instruction interpretation unit 3 is set to “1”.
  • the address pointer memory 20 stores the MIMD code address 12 in the microcode 6, and the counter memory 23 stores the MIMD cycle number 13 in the microcode 6.
  • the switching control signal having the logic level “1” is given from the comparator 25 to the microcode selector 26 until the number of MIMD cycles held in the counter memory 23 becomes “0”.
  • the microcode 28 read from the local memory 22 is selected by the microcode selector 26 until the value of the MIMD cycle number stored in the counter memory 23 becomes “0”.
  • each instruction processing unit 4 executes different processes according to the microcode 28 stored in the local memory 22 of the instruction processing unit 4.
  • the instruction execution unit 27 controls the address pointer update unit 21 to stop the update of the MIMD code address stored in the address pointer memory 20. At the same time, the process is stopped until the next microcode is received. Accordingly, in the MIMD mode, when the number of cycles executed in each instruction processing unit 4 is different, the other instruction processing units 4 wait until the processing of the instruction processing unit 4 having the largest number of cycles is completed.
  • the instruction interpretation unit 3 continues to transmit the microcode 6 to each instruction processing unit 4 in a predetermined cycle period while the operation mode of each instruction processing unit 4 is switched to the MIMD mode.
  • a meaningless dummy code is set as the instruction execution code 10 (FIG. 2), and “0” is set as the set flag 11 in the microcode 6.
  • each instruction processing unit 4 when the number of MIMD cycles held in the counter memory 23 becomes “0”, the logic level of the switching control signal given from the comparator 25 to the microcode selector 26 becomes “1”. To “0”. As a result, the microcode selected by the microcode selector 26 is switched again to the microcode 6 from the instruction interpreter 3. Further, the instruction interpretation unit 3 transmits the microcode 6 in which the set flag 11 is set to “1” to each instruction processing unit 4, and when a cycle period of 13 MIMD cycles stored in the microcode 6 has elapsed, the SIMD The transmission of the microcode 6 storing the instruction execution code to be executed in the mode to each instruction processing unit 4 is resumed. As a result, the processing in the SIMD mode is resumed in each instruction processing unit 4.
  • each instruction processing unit 4 since each instruction processing unit 4 holds all the microcode 28 to be processed in the MIMD mode in its own local memory 22, the operation mode of each instruction processing unit 4. Can be performed at a desired timing. Therefore, it is possible to avoid a decrease in the parallelism of processing due to such rewriting of the microcode 28, thus avoiding a decrease in the parallelism of the processing and effectively preventing a decrease in the data processing capability of the entire apparatus. Can do.
  • the MIMD mode end code is embedded in the microcode 28 that is processed last among the plurality of microcodes 28 that are continuously processed in the MIMD mode.
  • all other instruction processing units 4 terminate the MIMD mode processing. Since the operation mode is switched to the SIMD mode after waiting, the instruction processing unit 4 having the largest number of cycles can be selected even when each instruction processing unit 4 executes processing with a different number of cycles in the MIMD mode.
  • a dummy microcode is stored in the local memory 22 of the instruction processing unit 4 having a small number of cycles. 8 it is not necessary to store, correspondingly, it is possible to suppress the waste of the local memory 22 in each of the instruction processing unit 4.
  • FIG. 3 shows an information processing apparatus 30 according to the second embodiment.
  • the instruction interpreting unit 31 and the instruction processing unit 32 include an address pointer memory 20, an address pointer updating unit 21, a local memory 22, a register 33, a microcode selector 26, and an instruction execution unit 34.
  • This is different from the information processing apparatus 1 according to the first embodiment in that the end determination unit 35 is provided.
  • the instruction interpretation unit 31 sequentially reads the instructions 5 stored in the instruction memory 2 in a predetermined cycle period, interprets the read instructions 5, and reads the microcode 6 that is a command corresponding to the instructions 5. create. Then, the instruction interpretation unit 31 transmits the created microcode 6 to each instruction processing unit 4.
  • the instruction interpretation unit 31 sets the set flag 11 (FIG. 2) of the microcode 6 to “0” in the SIMD mode, and sets the set flag 11 to “1” in the MIMD mode. Further, after setting the set flag 11 of the microcode 6 to “1”, the instruction interpreting unit 31 maintains the micro level until the logical level of the switching control signal given from the end determination unit 35 becomes “0” as described later. A meaningless dummy code is set as the instruction execution code 10 of the code 6 (FIG. 2), and “1” is set as the set flag 11.
  • the register 33 of the instruction processing unit 32 fetches and stores the value of the set flag 11 (FIG. 2) of the microcode 6 every time the microcode 6 is given from the instruction interpreting unit 31, and the same logic as the stored set flag 11 A level mode determination signal is transmitted to the end determination unit 35. Therefore, in SIMD mode, a mode determination signal of logical level “0” is transmitted from the register 33 to the end determination unit 35, and in MIMD mode, a mode determination signal of logical level “1” is transmitted from the register 33 to the end determination unit 35. Is done.
  • the end determination unit 35 includes an OR circuit having an input terminal corresponding to each instruction processing unit 32. Then, the end determination unit 35 transmits a switching control signal based on the mode determination signal respectively given from the register 33 of each instruction processing unit 32 to the microcode selector 26 of each instruction processing unit 32 and the instruction interpretation unit 31. . Accordingly, a switching control signal having a logic level “0” is normally supplied to the microcode selector 26 and the instruction interpreting unit 31 of each instruction processing unit 32, and the operation mode in at least one instruction processing unit 32 is set to the MIMD mode. When switching is performed, a switching control signal having a logic level “1” is supplied to the microcode selector 26 and the instruction interpreting unit 31 of each instruction processing unit 32.
  • the microcode selector 26 interprets the instruction given to the first input terminal when the logic level of the switching control signal is “0” as described above. While the microcode 6 from the unit 31 is selected and output to the instruction execution unit 34, when the logic level of the switching control signal is “1”, the microcode read from the local memory 22 applied to the second input terminal is selected. The code 28 is selected and output to the instruction execution unit 34.
  • the instruction execution unit 34 uses a register or an arithmetic unit (not shown) to perform processing according to the microcode given from the microcode selector 26. Is executed, and the processing result is output to the next processing unit (not shown).
  • the instruction execution unit 34 When the instruction execution unit 34 detects the above-described MIMD mode end code from the microcode 28 supplied from the microcode selector 26, the instruction execution unit 34 executes processing according to the microcode 28 and then performs the address pointer update unit 21. To update the MIMD code address stored in the address pointer memory 20 and update the value held in the register 33 to “0”. The instruction execution unit 34 then stops processing until the next microcode is given.
  • the logic levels of the mode determination signals from the instruction processing units 32 input to the termination determination unit 35 are all "0", and the processing ends.
  • the logic level of the switching control signal output from the determination unit 35 is switched from “1” to “0”.
  • the microcode selected by the microcode selector 26 of each instruction processing unit 32 is switched from the microcode 28 read from the local memory 22 to the microcode 6 from the instruction interpretation unit 31.
  • the set flag 11 (FIG. 2) of the microcode 6 from the instruction interpretation unit 31 is set to “0” in the SIMD mode.
  • a mode determination signal having a logic level of “0” is given from the register 33 of the unit 32 to the end determination unit 35. Accordingly, the logic level of the switching control signal given from the end determination unit 35 to the microcode selector 26 of each instruction processing unit 32 is also “0”.
  • the microcode selector 26 receives the micro level from the instruction interpretation unit 31. Code 6 is selected and provided to the instruction execution unit 34. Therefore, in each instruction processing unit 32, the same instruction is executed according to the same microcode 6 given from the instruction interpretation unit 31.
  • the mode determination signal given to the end determination unit 35 from the register 33 of each instruction processing unit 32 is set.
  • the logic level is switched to “1”.
  • the logic level of the switching control signal supplied from the end determination unit 35 to the microcode selector 26 of each instruction processing unit 32 is also switched to “1”.
  • the microcode selector 26 uses the local memory 22.
  • the microcode 28 read from is selected and provided to the instruction execution unit 34. Therefore, in the MIMD mode, each instruction processing unit 32 executes different processes according to the microcode 28 stored in the local memory 22 of the instruction processing unit 32.
  • the instruction execution unit 34 of each instruction processing unit 32 sets “0” in each register 33.
  • the logic level of the mode determination signal transmitted to is switched to “0”. Therefore, in this case, the logic level of the switching control signal supplied from the end determination unit 35 to the microcode selector 26 of each instruction processing unit 32 is also switched to “0”.
  • the microcode 6 from 31 is selected and given to the instruction execution unit 34. As a result, the operation mode in each instruction processing unit 32 is returned from the MIMD mode to the SIMD mode.
  • each instruction processing unit 32 executes a process based on the microcode 28 stored in the local memory 22. Similar to the embodiment, the operation mode of each command processing unit 32 can be switched at a desired timing. Therefore, it is possible to avoid a decrease in the parallelism of processing due to such rewriting of the microcode 28, thus avoiding a decrease in the parallelism of the processing and effectively preventing a decrease in the data processing capability of the entire apparatus. Can do.
  • FIG. 4 shows an information processing apparatus 40 according to the third embodiment.
  • the storage area of the local memory 42 of each instruction processing unit 41 is divided into two, and one of the divided storage areas (hereinafter, the divided individual storage areas are referred to as divided areas 42A and 42B).
  • the microcode 28 is stored in the divided area 42A, and when the process according to the microcode 6 from the instruction interpreter 3 is executed in the other divided area 42B, the microcode 28 stored in the local memory 42 is stored. Data 43 used in processing according to the code 28 is stored.
  • the information processing apparatus 40 having such a configuration, when reading the microcode 28 and the data 43 from the local memory 42, the reading of the microcode 28 and the data 43 does not compete with each other, and these are simultaneously read from the local memory 22. be able to. Therefore, according to the information processing apparatus 40, in addition to the effects obtained by the first embodiment, there is no contention for reading data and microcode 28, and therefore the information processing apparatus 1 of the first embodiment. As compared with the above, it is possible to obtain an effect that the processing can be executed more quickly.
  • FIG. 5 shows an information processing apparatus 50 according to the fourth embodiment.
  • the storage area of the local memory 52 of each instruction processing unit 51 is divided into at least three divided areas 52A to 52C, and at least one of the divided areas 52A to 52C is divided into at least one divided area 52A.
  • the instruction interpreter 3 can write the microcode 28.
  • the second microcode 28 can be freely updated. Therefore, according to the information processing apparatus 50, in addition to the effects obtained by the third embodiment, the instruction processing unit 51 for updating the microcode 28 stored in the local memory 52 of each instruction processing unit 51. Since the operation of stopping the process is not necessary, the utilization efficiency of the apparatus can be improved.
  • the present invention can be widely applied to information processing apparatuses having both SIMD mode and MIMD mode operation modes.

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Abstract

【課題】　処理の並列度の低下を回避し、装置全体としてのデータ処理能力の低下を有効に防止し得る情報処理装置及び方法を提案する。 【解決手段】　１回の命令で複数のデータの一部又は全部を並列的に処理する第１の動作モードと、複数のデータを当該データごとの命令に応じて並列して処理する第２の動作モードとを有する情報処理装置において、インストラクションメモリに記憶された命令を解釈し、当該命令に応じた第１のマイクロコードを作成する命令解釈部と、第１の動作モード時、命令解釈部から送信される第１のマイクロコードに応じた処理をそれぞれ実行する複数の命令処理部とを設け、各命令処理部が、それぞれ第２の動作モード時に処理すべきすべての第２のマイクロコードを予め保持し、命令解釈部からの指示に応じて動作モードを第２の動作モードに切り替え、保持した第２のマイクロコードに応じた異なる処理をそれぞれ実行するようにした。

Description

情報処理装置及び方法
　本発明は、情報処理装置及び方法に関し、特に、ＳＩＭＤ（Single　Instruction/Multiple　Data）方式及びＭＩＭＤ（Multiple　Instruction/Multiple　Data）方式の双方の方式によりデータ処理可能な情報処理装置に適用して好適なものである。
　従来、コンピュータ装置におけるデータの並列処理方式としてＳＩＭＤ方式及びＭＩＭＤ方式がある。ＳＩＭＤ方式は、１回の命令で複数のデータの一部又は全部を並列的に処理する方式であり、ＭＩＭＤ方式は、複数のマイクロプロセッサを搭載した並列コンピュータにおいて、複数のマイクロプロセッサがそれぞれ異なるデータに対する異なる処理を並列的に行う方式をいう。
　ところで、ＳＩＭＤ方式は、同じ命令で複数のデータの一部又は全部を並列的に処理する方式であるため、個々のデータに対して異なる処理を施すことができない。このため、ＳＩＭＤ方式による処理の途中で個々のデータに対して異なる処理を施す必要がある場合には、個々のデータに対する処理を順番に行う方法が利用されている。ところが、この方法によれば、あるデータに対して処理を行っている間、他のデータに対する処理が行えないために、処理の並列度が低下するという問題がある。
　このような問題を解決するための手段として、近年、ＳＩＭＤ方式の動作モード（以下、これをＳＩＭＤモードと呼ぶ）と、ＭＩＭＤ方式の動作モード（以下、これをＭＩＭＤモードと呼ぶ）とを有し、動作モードをＳＩＭＤモード及びＭＩＭＤモード間で適宜切り替え得るようになされた並列演算装置が提案されている（特許文献１）。この特許文献１に開示された並列演算装置によれば、動作モードをＳＩＭＤモードからＭＩＭＤモードに切り替えることによって、個々のデータに対する異なる処理を並列的に行うことができるという利点がある。
特開平７－１４１３０４号公報
　ところで、かかる特許文献１に開示された並列演算装置では、個々のデータを並列処理する各演算回路に対し、ＭＩＭＤモード時の命令をその都度メモリに書き込むようにして与える構成となっている。
　このため、並列処理すべきデータ数が莫大である場合には、個々の演算回路に対するＭＩＭＤモード時の命令の更新に多くの時間を要することとなり、例えばＳＩＭＤモード及びＭＩＭＤモード間の切り替えが短時間に頻発するような場合には、ＳＩＭＤモード期間内での個々の演算回路に対するＭＩＭＤモード時の命令の更新が間に合わず、すべての演算回路に対する命令が更新されるまでの間、データの並列処理を行えなくなるという問題があった。
　またかかる特許文献１に開示された並列演算装置では、ＭＩＭＤモード時において、個々の演算回路が異なるサイクル数の処理を実行する場合に、サイクル数が最も多い演算回路に合わせて、当該サイクル数が少ない演算回路にダミーの命令を与える必要があった。
　本発明は以上の点を考慮してなされたもので、処理の並列度の低下を回避し、装置全体としてのデータ処理能力の低下を有効に防止し得る情報処理装置及び方法を提案しようとするものである。
　かかる課題を解決するため本発明においては、１回の命令で複数のデータの一部又は全部を並列的に処理する第１の動作モードと、前記複数のデータを当該データごとの命令に応じて並列して処理する第２の動作モードとを有する情報処理装置において、前記命令を記憶するインストラクションメモリと、前記インストラクションメモリに記憶された前記命令を解釈し、当該命令に応じたコマンドである第１のマイクロコードを作成する命令解釈部と、前記第１の動作モード時、前記命令解釈部から送信される前記第１のマイクロコードに応じた処理をそれぞれ実行する複数の命令処理部とを備え、各前記命令処理部が、それぞれ前記第２の動作モード時に処理すべきすべての第２のマイクロコードを予め保持し、前記第２の動作モード時に連続して処理される複数の前記第２のマイクロコードのうちの最後に処理される前記第２のマイクロコードには特殊なコードが埋め込まれ、各前記命令処理部が、前記命令解釈部からの指示に応じて動作モードを前記第２の動作モードに切り替え、前記第２のマイクロコードに応じた異なる処理をそれぞれ実行し、前記特殊なコードが埋め込まれた前記第２のマイクロコードに応じた処理を実行し終えることにより前記第２の動作モードの処理を終了した場合に、他のすべての前記命令処理部が前記第２の動作モードの処理を終了するまで待機し、待機後、前記動作モードを前記第１の動作モードに切り替えるようにした。
　また本発明においては、１回の命令で複数のデータの一部又は全部を並列的に処理する第１の動作モードと、前記複数のデータを当該データごとの命令に応じて並列して処理する第２の動作モードとを有する情報処理装置で実行される情報処理方法において、前記情報処理装置は、前記命令を記憶するインストラクションメモリと、前記インストラクションメモリに記憶された前記命令を解釈し、当該命令に応じたコマンドである第１のマイクロコードを作成する命令解釈部と、前記第１の動作モード時、前記命令解釈部から送信される前記第１のマイクロコードに応じた処理をそれぞれ実行する複数の命令処理部とを有し、各前記命令処理部が、それぞれ前記第２の動作モード時に処理すべきすべての第２のマイクロコードを予め保持する第１のステップと、各前記命令処理部が、前記命令解釈部からの指示に応じて動作モードを前記第２の動作モードに切り替え、保持した前記第２のマイクロコードに応じた異なる処理をそれぞれ実行する第２のステップとを設け、前記第２の動作モード時に連続して処理される複数の前記第２のマイクロコードのうちの最後に処理される前記第２のマイクロコードには特殊なコードが埋め込まれ、前記第２のステップにおいて、各前記命令処理部が、前記特殊なコードが埋め込まれた前記第２のマイクロコードに応じた処理を実行し終えることにより前記第２の動作モードの処理を終了した場合に、他のすべての前記命令処理部が前記第２の動作モードの処理を終了するまで待機し、待機後、前記動作モードを前記第１の動作モードに切り替えるようにした。
　本情報処理装置及び情報処理方法によれば、各命令処理部がそれぞれ第２の動作モード時に処理すべき第２のマイクロコードの書き換えが不要であり、各命令処理部の動作モードの切り替えを所望するタイミングで行うことができる。従って、かかる第２のマイクロコードの書き換えに起因する処理の並列度の低下を回避することができる。
　また、この場合、第２の動作モード時に連続して処理される複数の第２のマイクロコードのうちの最後に処理される第２のマイクロコードには特殊なコードが埋め込まれており、各命令処理部が、当該特殊なコードが埋め込まれた第２のマイクロコードに応じた処理を実行し終えることにより第２の動作モードの処理を終了した場合に、他のすべての命令処理部が第２の動作モードの処理を終了するまで待機し、待機後、動作モードを第１の動作モードに切り替えるため、第２の動作モード時において、個々の命令処理部が異なるサイクル数の処理を実行する場合においても、サイクル数が最も多い命令処理部に合わせて、当該サイクル数が少ない命令処理部にダミーの命令を与える必要がなく、その分、個々の命令処理部における記憶リソースの浪費を抑えることができる。
　本発明によれば、処理の並列度の低下を回避し、装置全体としてのデータ処理能力の低下を有効に防止し得る情報処理装置及び方法を実現できる。
第１の実施の形態による情報処理装置の構成を示すブロック図である。 命令解釈部から出力されるマイクロコードの概略構成を示す概念図である。 第２の実施の形態による情報処理装置の構成を示すブロック図である。 第３の実施の形態による情報処理装置の構成を示すブロック図である。 第４の実施の形態による情報処理装置の構成を示すブロック図である。
　以下図面について、本発明の一実施の形態を詳述する。
（１）第１の実施の形態
　図１において、１は全体として本実施の形態による情報処理装置を示す。この情報処理装置１は、動作モードとしてＳＩＭＤモード及びＭＩＭＤモードを有しており、インストラクションメモリ２、命令解釈部３及び複数の命令処理部４を備えて構成される。
　インストラクションメモリ２は、ユーザやアプリケーションなどから与えられた命令を記憶保持するために利用されるメモリであり、各命令処理部４が実行すべき処理内容を規定した複数の命令５が格納される。
　命令解釈部３は、ハードウェア又はソフトウェアから構成される機能部である。命令解釈部３は、インストラクションメモリ２に格納された命令５を所定のサイクル周期で順番に読み出し、読み出した命令５を解釈して、当該命令５に応じたコマンドであるマイクロコード６を作成する。そして命令解釈部３は、作成したマイクロコード６を各命令処理部４にそれぞれ送信する。
　図２は、命令解釈部３により作成されるマイクロコード６の構成例を示す。この図２に示すように、マイクロコード６は、命令実行用コード１０、セットフラグ１１と、ＭＩＭＤコードアドレス１２及びＭＩＭＤサイクル数１３を含んで構成される。
　命令実行用コード１０は、命令処理部４が実行すべき処理の内容を指定したコードであり、セットフラグ１１は、当該セットフラグ１１に続くＭＩＭＤコードアドレス１２及びＭＩＭＤサイクル数１３を取り込むべきか否かを命令処理部４に指示するためのフラグである。命令解釈部３は、通常時にはセットフラグ１１を偽（以下、「０」とする）に設定し、ＭＩＭＤモードに切り替えた最初のマイクロコード６においてのみセットフラグ１１を真（「１」）にセットする。
　ＭＩＭＤコードアドレス１２は、後述のように命令処理部４内のローカルメモリ２２に格納されたマイクロコード２８のうち、当該命令処理部４がＭＩＭＤモードへの切替え時に最初に実行すべきマイクロコード２８が格納されているローカルメモリ２２上のアドレスを示す情報である。
　さらにＭＩＭＤサイクル数１３は、命令処理部４が１回のＭＩＭＤモードで連続して処理すべきマイクロコード２８の数を表す情報である。個々の命令処理部４がＭＩＭＤモードで処理するマイクロコード２８の数が異なる場合、その最大値がＭＩＭＤサイクル数１３として設定される。
　図１に戻って、命令処理部４は、アドレスポインタメモリ２０、アドレスポインタ更新部２１、ローカルメモリ２２、カウンタメモリ２３、ＭＩＭＤサイクル数更新部２４、比較器２５、マイクロコード選択器２６及び命令実行部２７から構成される。
　アドレスポインタメモリ２０は、命令解釈部３から与えられたマイクロコード６に含まれるＭＩＭＤコードアドレス１２（図２）を記憶するために用いられるメモリである。アドレスポインタメモリ２０は、マイクロコード６のセットフラグ１１（図２）が「０」のときには何もせず、当該セットフラグ１１が「１」のときに、そのマイクロコード６に含まれるＭＩＭＤコードアドレス１２を記憶し、記憶したＭＩＭＤコードアドレス１２をローカルメモリ２２に通知する。
　アドレスポインタ更新部２１は、アドレスポインタメモリ２０に格納されたＭＩＭＤコードアドレスを更新する回路である。アドレスポインタ更新部２１は、後述のようにローカルメモリ２２に格納されているマイクロコード２８のプログラムカウンタ（図示せず）を保持している。そしてアドレスポインタ更新部２１は、アドレスポインタメモリ２０がＭＩＭＤコードアドレスを記憶すると、図示しない発振器から与えられるクロックのカウントを開始し、命令実行部２７が１つのマイクロコード２８を処理する１サイクル期間分のクロック数をカウントするごとに、アドレスポインタメモリ２０に格納されているＭＩＭＤコードアドレスの値を、ローカルメモリ２２に格納されているマイクロコード２８のうちの次に命令実行部２７が実行すべきマイクロコード２８が格納されているアドレスに更新する。
　ローカルメモリ２２は、例えば半導体メモリから構成され、その命令処理部４がＭＩＭＤモード時に実行すべき処理内容を規定したすべてのマイクロコード２８が予め格納される。そしてローカルメモリ２２は、当該ローカルメモリ２２上のアドレスポインタメモリ２０から通知されたＭＩＭＤコードアドレスに格納されているマイクロコード２８を読み出し、読み出したマイクロコード２８をマイクロコード選択器２６の第２の入力端に送信する。
　なお本実施の形態の場合、命令処理部４のローカルメモリ２２に格納された複数のマイクロコード２８であって、ＭＩＭＤモード時に連続して処理される複数のマイクロコード２８のうちの最後に処理されるマイクロコード２８には、その旨を表す特殊なコード（以下、これをＭＩＭＤモード終了コード）が埋め込まれる。
　カウンタメモリ２３は、命令解釈部３からのマイクロコード６の数をカウントするために用いられるメモリである。カウンタメモリ２３は、マイクロコード６のセットフラグ１１（図２）が「０」のときには何もせず、当該セットフラグ１１が「１」のときに、そのマイクロコード６に含まれるＭＩＭＤサイクル数１３（図２）を記憶し、記憶したＭＩＭＤサイクル数１３を比較器２５に通知する。
　またＭＩＭＤサイクル数更新部２４は、カウンタメモリ２３に格納されたＭＩＭＤサイクル数を更新する回路である。ＭＩＭＤサイクル数更新部２４は、カウンタメモリ２３がＭＩＭＤサイクル数１３を記憶すると、上述の発振器から与えられるクロックのカウントを開始し、命令実行部２７が１つのマイクロコード２８を処理する１サイクル期間分のクロック数をカウントするごとに、カウンタメモリ２３に格納されているＭＩＭＤサイクル数を、「１」ずつ減少させる。
　比較器２５は、カウンタメモリ２３から通知されるＭＩＭＤサイクル数と、予め設定された比較基準値（ここでは「０」）とを比較し、通知されたＭＩＭＤサイクル数が比較基準値と一致しない場合には論理レベルが「０」、通知されたＭＩＭＤサイクル数が比較基準値と一致した場合には論理レベルが「１」の切替え制御信号をマイクロコード選択器２６に送信する。
　マイクロコード選択器２６は、例えばスイッチから構成される。このマイクロコード選択器２６の第１の入力端には、命令解釈部３から送信されたマイクロコード６が与えられる。そしてマイクロコード選択器２６は、比較器２５から与えられる切替え制御信号の論理レベルが「０」のときには第１の入力端に与えられる命令解釈部３からのマイクロコード６を選択して命令実行部２７に送信し、比較器２５から与えられる切替え制御信号の論理レベルが「１」のときには第２の入力端に与えられるローカルメモリ２２から読み出されたマイクロコード２８を選択して命令実行部２７に送信する。
　命令実行部２７は、図示しないレジスタや演算器を用いて、マイクロコード選択器２６から与えられたマイクロコード６，２８に従った処理を実行し、処理結果を図示しない次段の処理部に出力する。
　また命令実行部２７は、マイクロコード選択器２６から与えられたマイクロコード２８から上述のＭＩＭＤモード終了コードを検出した場合には、当該マイクロコード２８に従った処理を実行後、アドレスポインタ更新部２１を制御してアドレスポインタメモリ２０に格納されているＭＩＭＤコードアドレスの更新を停止させる一方、この後、次のマイクロコードがマイクロコード選択器２６から与えられるまで処理を停止する。
　以上の構成を有する情報処理装置１では、ＳＩＭＤモード時、命令解釈部３から各命令処理部４にそれぞれ送信されるマイクロコード６のセットフラグ１１が「０」にセットされる。このとき各命令処理部４では、カウンタメモリ２３にＭＩＭＤサイクル数１３が設定されず、このため論理レベルが「０」の切替え制御信号が比較器２５からマイクロコード選択器２６に与えられる。この結果、マイクロコード選択器２６において命令解釈部３からのマイクロコード６が選択され、これが命令実行部２７に与えられる。従って、ＳＩＭＤモード時には、各命令処理部４において、命令解釈部３から与えられた同一のマイクロコード６に従って同一の命令がそれぞれ実行される。
　一方、ＳＩＭＤモードからのＭＩＭＤモードへの切替え時、命令解釈部３からのマイクロコード６のセットフラグが「１」に設定される。このとき各命令処理部４では、アドレスポインタメモリ２０がマイクロコード６内のＭＩＭＤコードアドレス１２を記憶すると共に、カウンタメモリ２３が当該マイクロコード６内のＭＩＭＤサイクル数１３を記憶する。かくして、この後、カウンタメモリ２３に保持されているＭＩＭＤサイクル数が「０」になるまで論理レベルが「１」の切替え制御信号が比較器２５からマイクロコード選択器２６に与えられる。この結果、カウンタメモリ２３に格納されたＭＩＭＤサイクル数の値が「０」になるまで、マイクロコード選択器２６においてローカルメモリ２２から読み出されたマイクロコード２８が選択され、これが命令実行部２７に与えられる。従って、ＭＩＭＤモード時には、各命令処理部４において、その命令処理部４のローカルメモリ２２に格納されたマイクロコード２８に従った異なる処理がそれぞれ実行される。
　この際、命令実行部２７は、ＭＩＭＤモード終了コードが格納されたマイクロコード２８を受信すると、アドレスポインタ更新部２１を制御することによりアドレスポインタメモリ２０に格納されたＭＩＭＤコードアドレスの更新を停止させると共に、その後、次のマイクロコードを受信するまで処理を停止する。従って、ＭＩＭＤモード時、個々の命令処理部４において実行されるサイクル数が異なる場合、最もサイクル数が多い命令処理部４の処理が終了するまで他の命令処理部４は待機する。
　なお命令解釈部３は、各命令処理部４の動作モードがＭＩＭＤモードに切り替えられている間、引き続き所定のサイクル周期でマイクロコード６を各命令処理部４に送信するが、このマイクロコード６における命令実行用コード１０（図２）として意味のないダミーのコードが設定され、当該マイクロコード６におけるセットフラグ１１として「０」が設定される。
　この後、各命令処理部４において、カウンタメモリ２３に保持されているＭＩＭＤサイクル数が「０」になると、比較器２５からマイクロコード選択器２６に与えられる切替え制御信号の論理レベルが「１」から「０」に切り替わる。この結果、マイクロコード選択器２６において選択されるマイクロコードが再び命令解釈部３からのマイクロコード６に切り替えられる。また命令解釈部３は、セットフラグ１１を「１」に設定したマイクロコード６を各命令処理部４に送信後、当該マイクロコード６に格納したＭＩＭＤサイクル数１３分のサイクル期間が経過すると、ＳＩＭＤモードで実行すべき命令実行用コードを格納したマイクロコード６の各命令処理部４への送信を再開する。これにより各命令処理部４においてＳＩＭＤモードによる処理が再開される。
　このように本情報処理装置１では、ＭＩＭＤモード時に処理すべきすべてのマイクロコード２８を各命令処理部４がそれぞれ自己のローカルメモリ２２内に保持しているため、各命令処理部４の動作モードの切り替えを所望するタイミングで行うことができる。従って、かかるマイクロコード２８の書き換えに起因する処理の並列度の低下を回避することができ、かくして処理の並列度の低下を回避し、装置全体としてのデータ処理能力の低下を有効に防止することができる。
　また本情報処理装置１では、ＭＩＭＤモード時に連続して処理される複数のマイクロコード２８のうちの最後に処理されるマイクロコード２８にはＭＩＭＤモード終了コードが埋め込まれており、各命令処理部４が、当該ＭＩＭＤモード終了コードが埋め込まれたマイクロコード２８に応じた処理を実行し終えることによりＭＩＭＤモードの処理を終了した場合に、他のすべての命令処理部４がＭＩＭＤモードの処理を終了するまで待機し、待機後、動作モードをＳＩＭＤモードに切り替えるため、ＭＩＭＤモード時において、個々の命令処理部４が異なるサイクル数の処理を実行する場合においても、サイクル数が最も多い命令処理部４に合わせて、当該サイクル数が少ない命令処理部４のローカルメモリ２２にダミーのマイクロコード２８を格納しておく必要がなく、その分、個々の命令処理部４におけるローカルメモリ２２の浪費を抑えることができる。
（２）第２の実施の形態
　図１との対応部分に同一符号を付して示す図３は、第２の実施の形態による情報処理装置３０を示す。この情報処理装置３０は、命令解釈部３１の構成と、命令処理部３２がアドレスポインタメモリ２０、アドレスポインタ更新部２１、ローカルメモリ２２、レジスタ３３、マイクロコード選択器２６及び命令実行部３４から構成される点と、終了判定部３５が設けられている点とが第１の実施の形態の情報処理装置１と相違する。
　実際上、命令解釈部３１は、インストラクションメモリ２に格納された命令５を所定のサイクル周期で順番に読み出し、読み出した命令５を解釈して、当該命令５に応じたコマンドであるマイクロコード６を作成する。そして命令解釈部３１は、作成したマイクロコード６を各命令処理部４にそれぞれ送信する。
　この際、命令解釈部３１は、ＳＩＭＤモード時にはマイクロコード６のセットフラグ１１（図２）を「０」に設定し、ＭＩＭＤモード時には当該セットフラグ１１を「１」に設定する。また命令解釈部３１は、マイクロコード６のセットフラグ１１を「１」に設定した後は、後述のように終了判定部３５から与えられる切替え制御信号の論理レベルが「０」となるまで、マイクロコード６の命令実行用コード１０（図２）として意味のないダミーのコードを設定すると共に、セットフラグ１１として「１」を設定する。
　命令処理部３２のレジスタ３３は、命令解釈部３１からマイクロコード６が与えられるごとに当該マイクロコード６のセットフラグ１１（図２）の値を取り込んで記憶し、記憶したセットフラグ１１と同じ論理レベルのモード判定信号を終了判定部３５に送信する。従って、ＳＩＭＤモード時には、論理レベル「０」のモード判定信号がレジスタ３３から終了判定部３５に送信され、ＭＩＭＤモード時には、論理レベル「１」のモード判定信号がレジスタ３３から終了判定部３５に送信される。
　終了判定部３５は、各命令処理部３２とそれぞれ対応させた入力端を有するオア回路から構成される。そして終了判定部３５は、各命令処理部３２のレジスタ３３からそれぞれ与えられるモード判定信号に基づく切替え制御信号を各命令処理部３２のマイクロコード選択器２６と、命令解釈部３１とにそれぞれ送信する。従って、通常時には論理レベル「０」の切替え制御信号が各命令処理部３２のマイクロコード選択器２６と命令解釈部３１とにそれぞれ与えられ、少なくとも１つの命令処理部３２における動作モードがＭＩＭＤモードに切り替えられたときに論理レベル「１」の切替え制御信号が各命令処理部３２のマイクロコード選択器２６と命令解釈部３１とにそれぞれ与えられることになる。
　マイクロコード選択器２６は、終了判定部３５からの切替え制御信号の論理レベルに基づいて、上述のように切替え制御信号の論理レベルが「０」のときには、第１の入力端に与えられる命令解釈部３１からのマイクロコード６を選択して命令実行部３４に出力する一方、切替え制御信号の論理レベルが「１」のときには、第２の入力端に与えられるローカルメモリ２２から読み出されたマイクロコード２８を選択して命令実行部３４に出力する。
　命令実行部３４は、第１の実施の形態の命令実行部２７（図１）と同様に、図示しないレジスタや演算器を用いて、マイクロコード選択器２６から与えられたマイクロコードに従った処理を実行し、処理結果を図示しない次段の処理部に出力する。
　また命令実行部３４は、マイクロコード選択器２６から与えられたマイクロコード２８から上述のＭＩＭＤモード終了コードを検出した場合には、当該マイクロコード２８に従った処理を実行後、アドレスポインタ更新部２１を制御してアドレスポインタメモリ２０に格納されているＭＩＭＤコードアドレスの更新を停止させると共に、レジスタ３３に保持されている値を「０」に更新する。また命令実行部３４は、この後、次のマイクロコードが与えられるまで処理を停止する。
　かくして、すべての命令処理部３２の命令実行部３４においてＭＩＭＤモードの処理が終了すると、終了判定部３５に入力する各命令処理部３２からのモード判定信号の論理レベルがすべて「０」となり、終了判定部３５から出力される切替え制御信号の論理レベルが「１」から「０」に切り替わる。この結果、各命令処理部３２のマイクロコード選択器２６において選択されるマイクロコードが、ローカルメモリ２２から読み出したマイクロコード２８から、命令解釈部３１からのマイクロコード６に切り替えられる。
　以上の構成を有する本実施の形態による情報処理装置３０では、ＳＩＭＤモード時、命令解釈部３１からのマイクロコード６のセットフラグ１１（図２）が「０」に設定されるため、各命令処理部３２のレジスタ３３から終了判定部３５に対して論理レベルが「０」のモード判定信号がそれぞれ与えられる。従って、終了判定部３５から各命令処理部３２のマイクロコード選択器２６に与えられる切替え制御信号の論理レベルも「０」となり、この結果、マイクロコード選択器２６において、命令解釈部３１からのマイクロコード６が選択されて命令実行部３４に与えられる。よって、各命令処理部３２において、命令解釈部３１から与えられた同一のマイクロコード６に従って同一の命令がそれぞれ実行される。
　一方、ＭＩＭＤモード時、命令解釈部３１からのマイクロコード６のセットフラグ１１が「１」に設定されるため、各命令処理部３２のレジスタ３３から終了判定部３５にそれぞれ与えられるモード判定信号の論理レベルが「１」に切り替わる。従って、この場合、終了判定部３５から各命令処理部３２のマイクロコード選択器２６に与えられる切替え制御信号の論理レベルも「１」に切り替わり、この結果、マイクロコード選択器２６において、ローカルメモリ２２から読み出したマイクロコード２８が選択されて命令実行部３４に与えられる。よって、ＭＩＭＤモード時には、各命令処理部３２において、その命令処理部３２のローカルメモリ２２に格納されたマイクロコード２８に従った異なる処理がそれぞれ実行される。
　この後、すべての命令処理部３２においてＭＩＭＤモードの処理が終了すると、各命令処理部３２の命令実行部３４がそれぞれレジスタ３３に「０」を設定するため、これらのレジスタ３３から終了判定部３５に送信されるモード判定信号の論理レベルが「０」に切り替わる。従って、この場合、終了判定部３５から各命令処理部３２のマイクロコード選択器２６に与えられる切替え制御信号の論理レベルも「０」に切り替わり、この結果、マイクロコード選択器２６において、命令解釈部３１からのマイクロコード６が選択されて命令実行部３４に与えられる。これにより各命令処理部３２における動作モードがＭＩＭＤモードからＳＩＭＤモードに戻される。
　このように本実施の形態の情報処理装置３０では、ＭＩＭＤモード時には、各命令処理部３２において、ローカルメモリ２２に格納されたマイクロコード２８に基づいて処理が実行されるため、第１の実施の形態と同様に、各命令処理部３２の動作モードの切り替えを所望するタイミングで行うことができる。従って、かかるマイクロコード２８の書き換えに起因する処理の並列度の低下を回避することができ、かくして処理の並列度の低下を回避し、装置全体としてのデータ処理能力の低下を有効に防止することができる。
（３）第３の実施の形態
　図１との対応部分に同一符号を付した図４は、第３の実施の形態による情報処理装置４０を示す。この情報処理装置４０では、各命令処理部４１のローカルメモリ４２の記憶領域が２分割され、分割された記憶領域（以下、分割された個々の記憶領域を分割領域４２Ａ，４２Ｂと呼ぶ）の一方の分割領域４２Ａ内にマイクロコード２８が格納されると共に、他方の分割領域４２Ｂ内に命令解釈部３からのマイクロコード６に従った処理を実行する際や、ローカルメモリ４２に格納されているマイクロコード２８に従った処理の際に使用するデータ４３が格納されている。
　このような構成の情報処理装置４０では、ローカルメモリ４２からマイクロコード２８及びデータ４３を読み出す際に、これらマイクロコード２８及びデータ４３の読み出しが競合することがなく、これらを同時にローカルメモリ２２から読み出すことができる。従って、本情報処理装置４０によれば、第１の実施の形態により得られる効果に加えて、かかるデータ及びマイクロコード２８の読み出しの競合がない分、第１の実施の形態の情報処理装置１と比してより迅速に処理を実行し得るという効果を得ることができる。
（４）第４の実施の形態
　図１との対応部分に同一符号を付した図５は、第４の実施の形態による情報処理装置５０を示す。この情報処理装置５０では、各命令処理部５１のローカルメモリ５２の記憶領域が少なくとも３つ以上の分割領域５２Ａ～５２Ｃに分割され、これら分割領域５２Ａ～５２Ｃのうちの少なくとも１つの分割領域５２Ａに命令解釈部３がマイクロコード２８を書き込み得るようになされている。
　このような構成の情報処理装置５０では、第２のマイクロコード２８の更新を自在に行うことができる。従って、本情報処理装置５０によれば、第３の実施の形態により得られる効果に加えて、各命令処理部５１のローカルメモリ５２に格納されたマイクロコード２８を更新するために命令処理部５１の処理を停止させるといった作業が不要となる分、装置の利用効率を向上させ得るという効果をも得ることができる。
（５）他の実施の形態
　なお上述の第１～第４の実施の形態においては、本発明による情報処理装置を図１、図３～図５のように構成するようにした場合について述べたが、本発明はこれに限らず、この他種々の構成を広く適用することができる。
　また上述の第１～第４の実施の形態においては、命令解釈部３，３１により作成されるマイクロコード６のフォーマットを図２のようにするようにした場合について述べたが、本発明はこれに限らず、この他種々のフォーマットを広く適用することができる。
　本発明は、ＳＩＭＤモード及びＭＩＭＤモードの双方の動作モードを有する情報処理装置に広く適用することができる。
　１，３０，４０，５０……情報処理装置、２……インストラクションメモリ、３，３１……命令解釈部、４，３２，４１，５１……命令処理部、５……命令、６，２８……マイクロコード、１０……命令実行用コード、１１……セットフラグ、１２……ＭＩＭＤコードアドレス、１３……ＭＩＭＤサイクル数、２０……アドレスポインタメモリ、２１……アドレスポインタ更新部、２２，４２，５２……ローカルメモリ、２３……カウンタメモリ、２４……ＭＩＭＤカウンタ数更新部、２５……比較器、２６……マイクロコード選択器、２７，３４……命令実行部、３３……レジスタ、４２Ａ，４２Ｂ，５２Ａ～５２Ｃ……分割領域、４３……データ。

Claims (8)

  1. 　１回の命令で複数のデータの一部又は全部を並列的に処理する第１の動作モードと、前記複数のデータを当該データごとの命令に応じて並列して処理する第２の動作モードとを有する情報処理装置において、
    　前記命令を記憶するインストラクションメモリと、
    　前記インストラクションメモリに記憶された前記命令を解釈し、当該命令に応じたコマンドである第１のマイクロコードを作成する命令解釈部と、
    　前記第１の動作モード時、前記命令解釈部から送信される前記第１のマイクロコードに応じた処理をそれぞれ実行する複数の命令処理部と
    　を備え、
    　各前記命令処理部は、
    　それぞれ前記第２の動作モード時に処理すべきすべての第２のマイクロコードを予め保持し、
    　前記第２の動作モード時に連続して処理される複数の前記第２のマイクロコードのうちの最後に処理される前記第２のマイクロコードには特殊なコードが埋め込まれ、
    　各前記命令処理部は、
    　前記命令解釈部からの指示に応じて動作モードを前記第２の動作モードに切り替え、前記第２のマイクロコードに応じた異なる処理をそれぞれ実行し、
    　前記特殊なコードが埋め込まれた前記第２のマイクロコードに応じた処理を実行し終えることにより前記第２の動作モードの処理を終了した場合に、他のすべての前記命令処理部が前記第２の動作モードの処理を終了するまで待機し、待機後、前記動作モードを前記第１の動作モードに切り替える
    　ことを特徴とする情報処理装置。
  2. 　前記命令処理部は、
    　前記第２の動作モード時、１サイクルごとに１つの前記第２のマイクロコードに応じた処理を実行し、
    　前記命令解釈部は、
    　各前記命令処理部において前記第２の動作モード時に連続してそれぞれ処理すべき前記第２のマイクロコードの数のうちの最大値を前記第２の動作モードのサイクル数として各前記命令処理部に通知し、
    　各前記命令処理部は、
    　保持した前記第２のマイクロコードに応じた処理を終了後、前記命令解釈部から通知された前記サイクル数のサイクルが経過するまで待機し、当該サイクル数のサイクルが経過後に動作モードを前記第１の動作モードに切り替える
    　ことを特徴とする請求項１に記載の情報処理装置。
  3. 　前記命令処理部は、
    　前記第２の動作モード時、１サイクルごとに１つの前記第２のマイクロコードに応じた処理を実行し、
    　前記命令解釈部は、
    　前記第２の動作モード時、各前記命令処理部に対して前記第２のマイクロコードに応じた処理を実行すべきことを前記１サイクルごとに指示し、
    　各前記命令処理部は、
    　前記命令解釈部からの当該指示に基づいて、保持した前記第２のマイクロコードに応じた処理をそれぞれ実行し、当該前記第２のマイクロコードに応じた前記第２の動作モードの処理を終了した後には処理を停止し、
    　前記命令解釈部は、
    　すべての前記命令処理部が前記第２の動作モードの処理を終了した場合に、各前記命令処理部の動作モードを前記第１の動作モードに切り替える
    　ことを特徴とする請求項１に記載の情報処理装置。
  4. 　各前記命令処理部は、
    　前記第２のマイクロコードを記憶保持するローカルメモリをそれぞれ備え、
    　前記ローカルメモリの記憶領域が、前記第２のマイクロコードを格納する第１の領域と、前記第１又は第２のマイクロコードに応じた処理を実行するために必要なデータを格納するための第２の領域とに分割された
    　ことを特徴とする請求項１に記載の情報処理装置。
  5. 　前記ローカルメモリの記憶領域が、前記第１及び第２の領域に加えて、前記命令解釈部から与えられる前記第２のマイクロコードを格納するための第３の領域に分割された
    　ことを特徴とする請求項４に記載の情報処理装置。
  6. 　１回の命令で複数のデータの一部又は全部を並列的に処理する第１の動作モードと、前記複数のデータを当該データごとの命令に応じて並列して処理する第２の動作モードとを有する情報処理装置で実行される情報処理方法において、
    　前記情報処理装置は、
    　前記命令を記憶するインストラクションメモリと、
    　前記インストラクションメモリに記憶された前記命令を解釈し、当該命令に応じたコマンドである第１のマイクロコードを作成する命令解釈部と、
    　前記第１の動作モード時、前記命令解釈部から送信される前記第１のマイクロコードに応じた処理をそれぞれ実行する複数の命令処理部と
    　を有し、
    　各前記命令処理部が、それぞれ前記第２の動作モード時に処理すべきすべての第２のマイクロコードを予め保持する第１のステップと、
    　各前記命令処理部が、前記命令解釈部からの指示に応じて動作モードを前記第２の動作モードに切り替え、保持した前記第２のマイクロコードに応じた異なる処理をそれぞれ実行する第２のステップと
    　を備え、
    　前記第２の動作モード時に連続して処理される複数の前記第２のマイクロコードのうちの最後に処理される前記第２のマイクロコードには特殊なコードが埋め込まれ、
    　前記第２のステップにおいて、各前記命令処理部は、前記特殊なコードが埋め込まれた前記第２のマイクロコードに応じた処理を実行し終えることにより前記第２の動作モードの処理を終了した場合に、他のすべての前記命令処理部が前記第２の動作モードの処理を終了するまで待機し、待機後、前記動作モードを前記第１の動作モードに切り替える
    　ことを特徴とする情報処理方法。
  7. 　前記命令処理部は、
    　前記第２の動作モード時、１サイクルごとに１つの前記第２のマイクロコードに応じた処理を実行し、
    　前記第２のステップにおいて、
    　前記命令解釈部は、各前記命令処理部において前記第２の動作モード時に連続してそれぞれ処理すべき前記第２のマイクロコードの数のうちの最大値を前記第２の動作モードのサイクル数として各前記命令処理部に通知し、
    　各前記命令処理部は、保持した前記第２のマイクロコードに応じた前記第２の動作モードの処理を終了後、前記命令解釈部から通知された前記サイクル数のサイクルが経過するまで待機し、当該サイクル数のサイクルが経過後に動作モードを前記第１の動作モードに切り替える
    　ことを特徴とする請求項６に記載の情報処理方法。
  8. 　前記命令処理部は、
    　前記第２の動作モード時、１サイクルごとに１つの前記第２のマイクロコードに応じた処理を実行し、
    　前記第１のステップにおいて、
    　前記命令解釈部は、前記第２の動作モード時、各前記命令処理部に対して前記第２のマイクロコードに応じた処理を実行すべきことを前記１サイクルごとに指示し、
    　各前記命令処理部は、前記命令解釈部からの当該指示に基づいて、保持した前記第２のマイクロコードに応じた処理をそれぞれ実行し、当該前記第２のマイクロコードに応じた前記第２の動作モードの処理を終了した後には処理を停止し、
    　前記命令解釈部は、すべての前記命令処理部が前記第２の動作モードの処理を終了した場合に、各前記命令処理部の動作モードを前記第１の動作モードに切り替える
    　ことを特徴とする請求項６に記載の情報処理方法。
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