JPH0520283A - 並列データ処理装置 - Google Patents
並列データ処理装置Info
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- JPH0520283A JPH0520283A JP3171209A JP17120991A JPH0520283A JP H0520283 A JPH0520283 A JP H0520283A JP 3171209 A JP3171209 A JP 3171209A JP 17120991 A JP17120991 A JP 17120991A JP H0520283 A JPH0520283 A JP H0520283A
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- control
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- control signal
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Abstract
(57)【要約】
【目的】 定型的処理に適するＳＩＭＤ(Single Instru
ction Multiple Data stream) 型並列データ処理装置と
非定型的処理に適するＭＩＭＤ(Multiple Instruction
Multiple Data stream) 型並列データ処理装置の両方の
特徴を利用する。 【構成】 複数の要素プロセッサ１全体を制御する制御
プロセッサ５と要素プロセッサ１の両方に、命令に対応
した制御信号を生成する制御装置８、１７を設け、ま
た、要素プロセッサ１に要素プロセッサ内制御装置が生
成する第２の制御信号１６と制御プロセッサ５が生成す
る第１の制御信号１０のどちらか一方を選択する切換器
１９を設け、制御プロセッサ５の切り換え信号１８指示
により任意にそれらを切換えることができる構成にし
た。
ction Multiple Data stream) 型並列データ処理装置と
非定型的処理に適するＭＩＭＤ(Multiple Instruction
Multiple Data stream) 型並列データ処理装置の両方の
特徴を利用する。 【構成】 複数の要素プロセッサ１全体を制御する制御
プロセッサ５と要素プロセッサ１の両方に、命令に対応
した制御信号を生成する制御装置８、１７を設け、ま
た、要素プロセッサ１に要素プロセッサ内制御装置が生
成する第２の制御信号１６と制御プロセッサ５が生成す
る第１の制御信号１０のどちらか一方を選択する切換器
１９を設け、制御プロセッサ５の切り換え信号１８指示
により任意にそれらを切換えることができる構成にし
た。
Description
【０００１】
【産業上の利用分野】この発明は、複数の要素プロセッ
サが同時に動作する並列データ処理装置に係わるもので
ある。
サが同時に動作する並列データ処理装置に係わるもので
ある。
【０００２】
【従来の技術】並列データ処理装置は、その制御方式で
分類すると、大きくＳＩＭＤ(SingleInstruction Multi
ple Data stream)方式とＭＩＭＤ(Multiple Instructio
n Multiple Data stream)方式の２つに分けられる。図
２は、例えば富田、末吉「並列処理マシン」pp.44,オー
ム社(1989)に示されたＳＩＭＤ型の並列データ処理装置
の構成を示している。図２において、１は要素プロセッ
サ、２は要素プロセッサ内演算装置、３は要素プロセッ
サ内メモリ装置、４は要素プロセッサ内プロセッサ間通
信装置、５は複数の要素プロセッサを同時かつ同一に制
御する制御プロセッサ、６は制御プロセッサ内演算装
置、７は制御プロセッサ内メモリ装置、８は制御プロセ
ッサ内制御装置、９は複数の要素プロセッサの動作を同
時かつ同一に指示する命令、１０は制御プロセッサの保
持する命令に対応し、要素プロセッサ内の演算装置２、
メモリ装置３、プロセッサ間通信装置４をクロックに同
期して制御する制御信号、１１は要素プロセッサ間の通
信を行うための相互結合網である。
分類すると、大きくＳＩＭＤ(SingleInstruction Multi
ple Data stream)方式とＭＩＭＤ(Multiple Instructio
n Multiple Data stream)方式の２つに分けられる。図
２は、例えば富田、末吉「並列処理マシン」pp.44,オー
ム社(1989)に示されたＳＩＭＤ型の並列データ処理装置
の構成を示している。図２において、１は要素プロセッ
サ、２は要素プロセッサ内演算装置、３は要素プロセッ
サ内メモリ装置、４は要素プロセッサ内プロセッサ間通
信装置、５は複数の要素プロセッサを同時かつ同一に制
御する制御プロセッサ、６は制御プロセッサ内演算装
置、７は制御プロセッサ内メモリ装置、８は制御プロセ
ッサ内制御装置、９は複数の要素プロセッサの動作を同
時かつ同一に指示する命令、１０は制御プロセッサの保
持する命令に対応し、要素プロセッサ内の演算装置２、
メモリ装置３、プロセッサ間通信装置４をクロックに同
期して制御する制御信号、１１は要素プロセッサ間の通
信を行うための相互結合網である。
【０００３】また、図３は、例えば池坂、石畑、他「高
並列計算機セルラアレイプロセッサＣＡＰ」pp.214，bi
t Vol.21,No.4(1989) に示されたＭＩＭＤ型の並列デー
タ処理装置の構成を示している。図３において、１から
１１までは図２と同一である。１２は要素プロセッサ単
位に独立に命令のフェッチ、デコード、実行ができる制
御装置、１３は各要素プロセッサ内で独立に実行される
命令、１４は制御プロセッサ５と要素プロセッサ間のデ
ータ転送を行うコマンドバス、１５はコマンド用インタ
フェース、１６は要素プロセッサ１内制御装置１２から
演算装置２及びメモリ装置３に送られる制御信号であ
る。
並列計算機セルラアレイプロセッサＣＡＰ」pp.214，bi
t Vol.21,No.4(1989) に示されたＭＩＭＤ型の並列デー
タ処理装置の構成を示している。図３において、１から
１１までは図２と同一である。１２は要素プロセッサ単
位に独立に命令のフェッチ、デコード、実行ができる制
御装置、１３は各要素プロセッサ内で独立に実行される
命令、１４は制御プロセッサ５と要素プロセッサ間のデ
ータ転送を行うコマンドバス、１５はコマンド用インタ
フェース、１６は要素プロセッサ１内制御装置１２から
演算装置２及びメモリ装置３に送られる制御信号であ
る。
【０００４】従来の並列データ処理装置の１つであるＳ
ＩＭＤ型並列データ処理装置は、図２のように構成さ
れ、例えば、制御プロセッサ５に格納された命令９に対
応する要素プロセッサ内の各装置６〜８を制御する制御
信号７がブロードキャストされ、メモリ装置３に格納さ
れている異なるデータを同時に処理する。つまり、ＳＩ
ＭＤ型並列データ処理装置のプログラムは、制御プロセ
ッサに格納され、そのプログラムに基づいて全要素プロ
セッサ１は異なるデータに対して同一の処理を行う。
ＩＭＤ型並列データ処理装置は、図２のように構成さ
れ、例えば、制御プロセッサ５に格納された命令９に対
応する要素プロセッサ内の各装置６〜８を制御する制御
信号７がブロードキャストされ、メモリ装置３に格納さ
れている異なるデータを同時に処理する。つまり、ＳＩ
ＭＤ型並列データ処理装置のプログラムは、制御プロセ
ッサに格納され、そのプログラムに基づいて全要素プロ
セッサ１は異なるデータに対して同一の処理を行う。
【０００５】また、ＭＩＭＤ型並列データ処理装置は、
図３のように構成され、要素プロセッサ１内の制御装置
１２が保持する命令１３に対応した制御信号が要素プロ
セッサ内の各装置に与えられ、各要素プロセッサ１毎に
異なる命令に対してメモリ装置３に格納されている異な
るデータを処理する。つまり、ＭＩＭＤ型並列データ処
理装置のプログラムは、複数の要素プロセッサ１に別々
に格納され、そのプログラムに基づいて各要素プロセッ
サ１は異なるデータに対して異なる処理を行う。また、
ＭＩＭＤ型並列データ処理装置において、制御プロセッ
サ５は要素プロセッサ１で別々に動作しているプログラ
ムの同期をとったり、要素プロセッサ１の実行状態の監
視をするために用いられる。
図３のように構成され、要素プロセッサ１内の制御装置
１２が保持する命令１３に対応した制御信号が要素プロ
セッサ内の各装置に与えられ、各要素プロセッサ１毎に
異なる命令に対してメモリ装置３に格納されている異な
るデータを処理する。つまり、ＭＩＭＤ型並列データ処
理装置のプログラムは、複数の要素プロセッサ１に別々
に格納され、そのプログラムに基づいて各要素プロセッ
サ１は異なるデータに対して異なる処理を行う。また、
ＭＩＭＤ型並列データ処理装置において、制御プロセッ
サ５は要素プロセッサ１で別々に動作しているプログラ
ムの同期をとったり、要素プロセッサ１の実行状態の監
視をするために用いられる。
【０００６】
【発明が解決しようとする課題】従来の並列データ処理
装置の１つであるＳＩＭＤ型並列データ処理装置は以上
のように構成されているので、画像処理、行列計算、デ
ータ検索、パタンマッチングなどのベクトルや配列に対
する定型的な並列処理を効率良く高速に実行でき、プロ
グラムの作成、デバッグが容易にできるという特徴があ
る。しかしその一方、記号処理やモンテカルロ法を使用
したシミュレーションなどは、各要素プロセッサで実行
させたい処理が異なったり、条件分岐が非常に多く、こ
のような非定型処理には、その制御が複雑になると共に
実行時間の低下をきたすという問題点があった。また、
ＭＩＭＤ型並列データ処理装置は、ＳＩＭＤ型並列デー
タ処理装置と相反して、非定型的処理に関しては効率が
良いが、定型的な処理は効率が悪いという問題点があっ
た。
装置の１つであるＳＩＭＤ型並列データ処理装置は以上
のように構成されているので、画像処理、行列計算、デ
ータ検索、パタンマッチングなどのベクトルや配列に対
する定型的な並列処理を効率良く高速に実行でき、プロ
グラムの作成、デバッグが容易にできるという特徴があ
る。しかしその一方、記号処理やモンテカルロ法を使用
したシミュレーションなどは、各要素プロセッサで実行
させたい処理が異なったり、条件分岐が非常に多く、こ
のような非定型処理には、その制御が複雑になると共に
実行時間の低下をきたすという問題点があった。また、
ＭＩＭＤ型並列データ処理装置は、ＳＩＭＤ型並列デー
タ処理装置と相反して、非定型的処理に関しては効率が
良いが、定型的な処理は効率が悪いという問題点があっ
た。
【０００７】この発明は、上記のような問題点を解消す
るためになされたもので、ＳＩＭＤ型並列データ処理装
置とＭＩＭＤ型並列データ処理装置の長所を生かし、定
型的処理と非定型的処理の両方を効率良く実行できる並
列データ処理装置を得ることを目的としている。
るためになされたもので、ＳＩＭＤ型並列データ処理装
置とＭＩＭＤ型並列データ処理装置の長所を生かし、定
型的処理と非定型的処理の両方を効率良く実行できる並
列データ処理装置を得ることを目的としている。
【０００８】
【課題を解決するための手段】この発明に係わる並列デ
ータ処理装置においては、複数の要素プロセッサから構
成されるプロセッサアレイ全体を制御する制御プロセッ
サに、制御プロセッサ内に設けられたメモリ装置（第１
の記憶手段）からフェッチした命令を解読し、その命令
に対応した第１の制御信号を、プロセッサアレイを構成
する各要素プロセッサにブロ−ドキャストする通報手段
を設け、さらに、要素プロセッサに、要素プロセッサ内
のメモリ装置（第２の記憶手段）からフェッチした命令
を解読し、その命令に対応した要素プロセッサ内の第２
の制御信号を生成してその要素プロセッサの構成要素に
与える生成手段を備えると共に、制御プロセッサから各
要素プロセッサへブロードキャストされた第１の制御信
号と、要素プロセッサ内部で生成された第２の制御信号
を、制御プロセッサから送られてくる切り換え信号によ
り切り換える切り換え手段を備えたものである。
ータ処理装置においては、複数の要素プロセッサから構
成されるプロセッサアレイ全体を制御する制御プロセッ
サに、制御プロセッサ内に設けられたメモリ装置（第１
の記憶手段）からフェッチした命令を解読し、その命令
に対応した第１の制御信号を、プロセッサアレイを構成
する各要素プロセッサにブロ−ドキャストする通報手段
を設け、さらに、要素プロセッサに、要素プロセッサ内
のメモリ装置（第２の記憶手段）からフェッチした命令
を解読し、その命令に対応した要素プロセッサ内の第２
の制御信号を生成してその要素プロセッサの構成要素に
与える生成手段を備えると共に、制御プロセッサから各
要素プロセッサへブロードキャストされた第１の制御信
号と、要素プロセッサ内部で生成された第２の制御信号
を、制御プロセッサから送られてくる切り換え信号によ
り切り換える切り換え手段を備えたものである。
【０００９】
【作用】この発明における並列データ処理装置では、制
御プロセッサからの切り換え信号の指示により、要素プ
ロセッサの切り換え手段が、制御プロセッサから要素プ
ロセッサに指示される命令の実行と各要素プロセッサ内
で独立に指示される命令の実行を任意に切り換えて実行
することができる。
御プロセッサからの切り換え信号の指示により、要素プ
ロセッサの切り換え手段が、制御プロセッサから要素プ
ロセッサに指示される命令の実行と各要素プロセッサ内
で独立に指示される命令の実行を任意に切り換えて実行
することができる。
【００１０】
実施例１．以下この発明の一実施例を、図について説明
する。図１は、この発明による並列データ処理装置の構
成図の一例であり、１〜１３は上記従来装置と同一のも
のである。１７は要素プロセッサ１内の制御装置、１８
は制御プロセッサ５から送出される第１の制御信号１０
と要素プロセッサ内制御装置１７から送出される第２の
制御信号１６のどちらかを要素プロセッサの各装置２〜
４に与えるかを選択する切り換え信号であり、制御プロ
セッサ５の切り換え連絡手段２１から送出される。１９
は、制御プロセッサ５から送出される第１の制御信号１
０と要素プロセッサ内制御装置１７から送出される第２
の制御信号１６のどちらか一方を選択し、要素プロセッ
サ１内の各装置２〜４に送出する切換器（切り換え手段
の一例）、２０は、切り換え信号１８と制御装置１７の
内部状態を基に生成されて切換器に入力される選択信号
である。
する。図１は、この発明による並列データ処理装置の構
成図の一例であり、１〜１３は上記従来装置と同一のも
のである。１７は要素プロセッサ１内の制御装置、１８
は制御プロセッサ５から送出される第１の制御信号１０
と要素プロセッサ内制御装置１７から送出される第２の
制御信号１６のどちらかを要素プロセッサの各装置２〜
４に与えるかを選択する切り換え信号であり、制御プロ
セッサ５の切り換え連絡手段２１から送出される。１９
は、制御プロセッサ５から送出される第１の制御信号１
０と要素プロセッサ内制御装置１７から送出される第２
の制御信号１６のどちらか一方を選択し、要素プロセッ
サ１内の各装置２〜４に送出する切換器（切り換え手段
の一例）、２０は、切り換え信号１８と制御装置１７の
内部状態を基に生成されて切換器に入力される選択信号
である。
【００１１】前記のように構成された並列データ処理装
置においては、制御プロセッサ５からの指示により、必
要に応じてＳＩＭＤ動作とＭＩＭＤ動作を任意に切換え
て並列処理を行うことができる。以下に本並列データ処
理装置がＭＩＭＤ動作からＳＩＭＤ動作に切換える場合
の動作例を示す。 （初期状態）要素プロセッサ内の選択信号２０は、第２
の制御信号１６を切換器１９の出力とするように設定さ
れている。このとき、各要素プロセッサ１は要素プロセ
ッサ内メモリ装置３に格納されているプログラムにより
独立に動作している（ＭＩＭＤ動作中）。 （ステップ１）制御プロセッサ５の切り換え連絡手段２
１から切り換え信号１８が送出され、全要素プロセッサ
１に対してＳＩＭＤ動作への切換要求が発せられる。 （ステップ２）各要素プロセッサ１では、現在動作して
いるプログラムが終了するのを待って第１の制御信号１
０を切換器１９の出力とする。このとき制御プロセッサ
５にコマンドバス１４を使用して、第１の制御信号１０
と第２の制御信号１６の切換が終了したことを報告す
る。この報告終了後、要素プロセッサ１内制御装置１７
は停止する。 （ステップ３）全ての要素プロセッサ１が動作中のプロ
グラムが終了したことを報告し終えると、制御プロセッ
サは、第１の制御信号１０を全要素プロセッサに送出し
始めることによりＳＩＭＤ動作を開始する。
置においては、制御プロセッサ５からの指示により、必
要に応じてＳＩＭＤ動作とＭＩＭＤ動作を任意に切換え
て並列処理を行うことができる。以下に本並列データ処
理装置がＭＩＭＤ動作からＳＩＭＤ動作に切換える場合
の動作例を示す。 （初期状態）要素プロセッサ内の選択信号２０は、第２
の制御信号１６を切換器１９の出力とするように設定さ
れている。このとき、各要素プロセッサ１は要素プロセ
ッサ内メモリ装置３に格納されているプログラムにより
独立に動作している（ＭＩＭＤ動作中）。 （ステップ１）制御プロセッサ５の切り換え連絡手段２
１から切り換え信号１８が送出され、全要素プロセッサ
１に対してＳＩＭＤ動作への切換要求が発せられる。 （ステップ２）各要素プロセッサ１では、現在動作して
いるプログラムが終了するのを待って第１の制御信号１
０を切換器１９の出力とする。このとき制御プロセッサ
５にコマンドバス１４を使用して、第１の制御信号１０
と第２の制御信号１６の切換が終了したことを報告す
る。この報告終了後、要素プロセッサ１内制御装置１７
は停止する。 （ステップ３）全ての要素プロセッサ１が動作中のプロ
グラムが終了したことを報告し終えると、制御プロセッ
サは、第１の制御信号１０を全要素プロセッサに送出し
始めることによりＳＩＭＤ動作を開始する。
【００１２】前述した例はＭＩＭＤ動作からＳＩＭＤ動
作へ切換える場合の動作について説明したが、以下では
ＳＩＭＤ動作からＭＩＭＤ動作へ切換える場合の動作に
着いて説明する。 （初期状態）要素プロセッサ内の選択信号２０は、第１
の制御信号１０を切換器１９の出力とするように設定さ
れている。このとき、各要素プロセッサ１は制御プロセ
ッサ５内メモリ装置７に格納されているプログラムによ
り全く同一の動作をしている（ＳＩＭＤ動作中）。 （ステップ１）制御プロセッサ５の切り換え連絡手段２
１から切り換え信号１８が送出され、全要素プロセッサ
１に対してＭＩＭＤ動作への切換要求が発せられる。 （ステップ２）各要素プロセッサ１では、直ちに第１の
制御信号１０を切換器１９の出力とする。このとき停止
していた要素プロセッサ内制御部１７が活性化し、所定
の処理を開始する（ＭＩＭＤ動作の開始）。
作へ切換える場合の動作について説明したが、以下では
ＳＩＭＤ動作からＭＩＭＤ動作へ切換える場合の動作に
着いて説明する。 （初期状態）要素プロセッサ内の選択信号２０は、第１
の制御信号１０を切換器１９の出力とするように設定さ
れている。このとき、各要素プロセッサ１は制御プロセ
ッサ５内メモリ装置７に格納されているプログラムによ
り全く同一の動作をしている（ＳＩＭＤ動作中）。 （ステップ１）制御プロセッサ５の切り換え連絡手段２
１から切り換え信号１８が送出され、全要素プロセッサ
１に対してＭＩＭＤ動作への切換要求が発せられる。 （ステップ２）各要素プロセッサ１では、直ちに第１の
制御信号１０を切換器１９の出力とする。このとき停止
していた要素プロセッサ内制御部１７が活性化し、所定
の処理を開始する（ＭＩＭＤ動作の開始）。
【００１３】以上、この実施例では、演算装置、メモリ
装置、プロセッサ間通信装置及び制御装置を具備した複
数の要素プロセッサから成るプロセッサアレイと、演算
装置、メモリ装置及び制御装置を具備したプロセッサア
レイ全体を制御する制御プロセッサから構成され、該制
御プロセッサと各要素プロセッサとの間に情報の伝達を
行う通信系を有すると共に、各要素プロセッサがプロセ
ッサ間通信装置と相互結合網を介して情報の伝達を行う
ことができる並列データ処理装置において、制御プロセ
ッサ内メモリ装置からフェッチした命令を解読し、その
命令に対応した制御信号をプロセッサアレイを構成する
各要素プロセッサにブロ−ドキャストする機能と、要素
プロセッサ内メモリ装置からフェッチした命令を解読
し、その命令に対応した要素プロセッサ内制御信号を該
要素プロセッサの構成要素に与える機能を備えると共
に、該制御プロセッサから各要素プロセッサへブロード
キャストされた制御信号と、要素プロセッサ内部で生成
された制御信号を、制御プロセッサから送られてくる切
り換え信号により切り換える手段を備えることにより、
制御プロセッサから全要素プロセッサ同一に指示される
命令の実行と各要素プロセッサ内で独立に指示される命
令の実行を任意に切り換えて実行できることを特徴とす
る並列データ処理装置を説明した。
装置、プロセッサ間通信装置及び制御装置を具備した複
数の要素プロセッサから成るプロセッサアレイと、演算
装置、メモリ装置及び制御装置を具備したプロセッサア
レイ全体を制御する制御プロセッサから構成され、該制
御プロセッサと各要素プロセッサとの間に情報の伝達を
行う通信系を有すると共に、各要素プロセッサがプロセ
ッサ間通信装置と相互結合網を介して情報の伝達を行う
ことができる並列データ処理装置において、制御プロセ
ッサ内メモリ装置からフェッチした命令を解読し、その
命令に対応した制御信号をプロセッサアレイを構成する
各要素プロセッサにブロ−ドキャストする機能と、要素
プロセッサ内メモリ装置からフェッチした命令を解読
し、その命令に対応した要素プロセッサ内制御信号を該
要素プロセッサの構成要素に与える機能を備えると共
に、該制御プロセッサから各要素プロセッサへブロード
キャストされた制御信号と、要素プロセッサ内部で生成
された制御信号を、制御プロセッサから送られてくる切
り換え信号により切り換える手段を備えることにより、
制御プロセッサから全要素プロセッサ同一に指示される
命令の実行と各要素プロセッサ内で独立に指示される命
令の実行を任意に切り換えて実行できることを特徴とす
る並列データ処理装置を説明した。
【００１４】実施例２．上記実施例では、切り換え信号
１８により全ての要素プロセッサ内において第１と第２
の制御信号を切り換える場合を示したが、各プロセッサ
ごとに切り換えを指定できるようにしてもよい。たとえ
ば、図１において、要素プロセッサ１は７個示されてい
るが、ＳＩＭＤ動作からＭＩＭＤ動作に切り換えると
き、そのＭＩＭＤ動作には４個の要素プロセッサしか必
要ないときは４個の要素プロセッサのみをＭＩＭＤ動作
に切り換え、残りの３個はＳＩＭＤ動作を続行させても
よい。また、その逆の切り換えも同様にして選択的に行
なえるようにしてもよい。
１８により全ての要素プロセッサ内において第１と第２
の制御信号を切り換える場合を示したが、各プロセッサ
ごとに切り換えを指定できるようにしてもよい。たとえ
ば、図１において、要素プロセッサ１は７個示されてい
るが、ＳＩＭＤ動作からＭＩＭＤ動作に切り換えると
き、そのＭＩＭＤ動作には４個の要素プロセッサしか必
要ないときは４個の要素プロセッサのみをＭＩＭＤ動作
に切り換え、残りの３個はＳＩＭＤ動作を続行させても
よい。また、その逆の切り換えも同様にして選択的に行
なえるようにしてもよい。
【００１５】
【発明の効果】以上のように、この発明によれば、１つ
の並列データ処理装置で、ＳＩＭＤ動作とＭＩＭＤ動作
を必要に応じて選択でき、定型的処理に適するＳＩＭＤ
型並列データ処理装置と非定型的処理に適するＭＩＭＤ
型並列データ処理装置の両方の長所を兼ね備えるという
効果がある。
の並列データ処理装置で、ＳＩＭＤ動作とＭＩＭＤ動作
を必要に応じて選択でき、定型的処理に適するＳＩＭＤ
型並列データ処理装置と非定型的処理に適するＭＩＭＤ
型並列データ処理装置の両方の長所を兼ね備えるという
効果がある。
【図面の簡単な説明】
【図１】この発明の実施例１による並列データ処理装置
の構成図である。
の構成図である。
【図２】従来のＳＩＭＤ型並列データ処理装置の一例を
示す構成図である。
示す構成図である。
【図３】従来のＭＩＭＤ型並列データ処理装置の一例を
示す構成図である。
示す構成図である。
１ 要素プロセッサ ２ 要素プロセッサ内演算装置 ３ 要素プロセッサ内メモリ装置（第２の記憶手段の一
例） ４ プロセッサ間通信装置 ５ 制御プロセッサ ６ 制御プロセッサ内演算装置 ７ 制御プロセッサ内メモリ装置（第１の記憶装置の一
例） ８ 制御プロセッサ内制御装置 ９ 制御プロセッサの命令 １０ 制御プロセッサから送出される第１の制御信号 １１ 相互結合網 １３ 要素プロセッサ内の命令 １４ コマンドバス １６ 要素プロセッサ内で生成される第２の制御信号 １７ 要素プロセッサ内制御部 １８ 切り換え信号 １９ 切換器（切り換え手段の一例） ２０ 選択信号 ２１ 切り換え連絡手段
例） ４ プロセッサ間通信装置 ５ 制御プロセッサ ６ 制御プロセッサ内演算装置 ７ 制御プロセッサ内メモリ装置（第１の記憶装置の一
例） ８ 制御プロセッサ内制御装置 ９ 制御プロセッサの命令 １０ 制御プロセッサから送出される第１の制御信号 １１ 相互結合網 １３ 要素プロセッサ内の命令 １４ コマンドバス １６ 要素プロセッサ内で生成される第２の制御信号 １７ 要素プロセッサ内制御部 １８ 切り換え信号 １９ 切換器（切り換え手段の一例） ２０ 選択信号 ２１ 切り換え連絡手段
Claims (1)
- 【特許請求の範囲】 【請求項１】 以下の制御プロセッサと、複数の要素プ
ロセッサを有するプロセッサアレイを備えた並列データ
処理装置 （ａ）以下の手段を有する制御プロセッサ （ａ１）命令を記憶する第１の記憶手段、 （ａ２）第１の記憶手段に記憶された命令を解読し、そ
の命令に対応する第１の制御信号を、プロセッサアレイ
を構成する各要素プロセッサに伝える通報手段、 （ａ３）プロセッサアレイを構成する各要素プロセッサ
が、通報手段により通報される制御信号に基づいて動作
するか否かを示す切り換え信号を、各要素プロセッサに
伝える切り換え連絡手段。 （ｂ）以下の手段を有する要素プロセッサを複数有する
プロセッサアレイ （ｂ１）要素プロセッサごとに異なる命令を記憶するこ
とが可能な第２の記憶手段、 （ｂ２）第２の記憶手段に記憶された命令を解読し、そ
の命令に対応する第２の制御信号を生成する生成手段、 （ｂ３）切り換え連絡手段により連絡された切り換え信
号に基づいて要素プロセッサ内の制御信号を通報手段に
より通報された第１の制御信号と、生成手段により生成
された第２の制御信号とのいずれかに切り換える切り換
え手段。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3171209A JPH0520283A (ja) | 1991-07-11 | 1991-07-11 | 並列データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3171209A JPH0520283A (ja) | 1991-07-11 | 1991-07-11 | 並列データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520283A true JPH0520283A (ja) | 1993-01-29 |
Family
ID=15919058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3171209A Pending JPH0520283A (ja) | 1991-07-11 | 1991-07-11 | 並列データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520283A (ja) |
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-
1991
- 1991-07-11 JP JP3171209A patent/JPH0520283A/ja active Pending
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