JPH02226457A - 共用コントロール・ストアを持つマルチプロセッサー・コントローラー - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の利用分野］ 本発明は、総合的にデータ処理システムに関連している
。もっと具体的には、本発明は、データ処理システムと
周辺装置の間におけるデータ転送をコントロールするた
めの周辺コントローラーに潤連している。

［従来の技術］ 大部分のデータ処理システムは、キーボードからのデー
タの読出しやライン・プリンターへのデータの伝送など
入力や出力の両方の操作を行う。

効率性や分業などのために、このようなデータ処理シス
テノ、における周辺装置に対する入力や出力の操作は、
周辺コントローラーによって通常コントロールされてい
る。総会的な図式によると、これらのコントローラーは
、システム・バスと周辺装置の間における媒介手段とし
て作動するものである。

周辺装置コントローラーは、しだいに多数の異なった数
の周辺装置から入力、／出力処理を同時に処理すること
が必要になっている。これらの周辺装置の個々の装置は
、かなり異なった操作上の特徴を持っているかもしれな
い。したがって、コントローラーが多数の周辺装置の異
なった操作上の特徴を処理できるようにするため、周辺
装置コント・ローラーは現在では異なった装置の要求に
合わせたマイクロプログラムによって、マイクロ命令セ
・ソサーを作動している。

［発明の詳細な説明］ 本発明の好ましい具体的な実施例において、周辺コント
ローラーは、システム・バスと周辺装置の間のデータ転
送を一時的に貯えるため少なくとも、１個のデータ・バ
ッファーを持っている。さらに周辺コントローラーは、
２個のマイクロプロセッサ−を持っている。第１のマイ
クロプロセッサ−は、システム・バスとデータ・バッフ
ァーの間において、データ転送をコントロールしている
が、それに対して第２のマイクロプロセッサ−はデータ
・バッファーと周辺装置の間におけるデータ転送をコン
トロールしている。さらに共通のコントロール・ストア
が２個のマイクロプロセッサ−に連結されている。コン
トロール・ストアは２個のマイクロプロセッサ−の操作
をコントロールするマイクロ命令の第１および第２のシ
ーケンスを包含している。

テスト命令が、好ましい具体的な実施例におけるコント
ロール・ストアの中に貯えられている。

このテスト命令は、システムがパワー・アップした時に
、マイクロ命令のシーケンスの開始に対して個々のマイ
クロプロセッサ−に指令を与えている。

コントローラーは、クロッキング回路構成を持ち、その
回路構成はサイクルに分割されたクロック信号をつくり
だしている。このクロック信号は、マイクロプロセッサ
−の操作をコントロールする中で使用されている。個々
のマイクロプロセッサ−はサイクルの部分が割り当てら
れ、そのサイクルの間において、　（Ｉ＆ｌ々のマイク
ロプロセッサ−は独占的にコントロール・ストアにアク
セスする。

好ましい具体的な実施例において、クロッキング回路構
成はマイクロプロセッサ−のスクラッチ・パッド・メモ
リーに対するアクセスをコントロールし、そのスクラッ
チ・パッド・メモリーはインタープロセッサー・コミュ
ニケーションのために用いられている。クロッキング回
路構成は好ましい具体的な実施例においてデータ・バッ
ファーの占有をコントロールすることにおいても、役割
を果たしている。個々のマイクロプロセッサ−はサイク
ルの部分を割り当てられ、そのサイクルにおいて、その
マイクロプロセッサ−は独占的にスクラッチ・パッド・
メモリーやそのマイクロプロセッサ−がデータ・バッフ
ァーを占有する部分にアクセスするだろう。その部分は
、コントロール・ストアにアドレスするためのそのマイ
クロプロセッサ−に割り当てられているのと同じ部分か
もしれないし、そうでないかもしれない。

［実施例］ 第１１７！Ｉに例示されている本発明の具体的な実施例
において、コントローラー９はシステム・バスと周辺装
置１の間におけるデータ転送をコントロールする。

コントローラー９は、多数の異なったタイプの周辺装置
１からデータ転送をコントロールすることができ、１６
１７１１のデータ・チャンネルまでコントロールするよ
うに設計されている。チャンネルの内２個のチャンネル
は周辺装置によって使用されず、それ故にコントローラ
ーは１４個の周辺装置まで同時にコントロールすること
ができる。

コントローラーの基本的な要素は、２個のマイクロプロ
セッサ−１０および１２を含んでいる。その基本的な要
素は、相互のコミュニケーションを許し、コントロール
・ストア１４の共用を許している。

コントロール・ストア１４は日立６７８９などのランダ
ム・アクセス・メモリー（ＲＡＭ）から成り立っている
。それらの要素は、データ・バッファー１８Ｘや１８Ｙ
の共用を許すとともに、スクラッチ・パッド・メモリー
１６の共用を許すために連結されている。好ましい具体
的な実施例においては、スクラッチ・パッド・メモリー
１６は、日立６７８９や６２６７Ｐ−４５などＲＡＭか
ら成り立ち、データ・バッファーは、日立６２８７など
のＲＡＭである。マイクロプロセッサ−１２は、マイク
ロプロセッサ−Ｂと呼ばれているが、システム・バス２
およびデータ・バッファー１８Ｘおよび１８Ｙの間にお
いてデータ転送をコントロールしているが、それに対し
てマイクロプロセッサ−１Ｏは、マイクロプロセッサ−
Ａと呼ばれ、データ・バッファー１８Ｘおよび１８Ｙと
周辺装置１の間におけるデータ転送をコントロールして
いる。これらのマイクロプロセッサ−１０および１２の
操作は、クロッキング回路構成３８によって支配されて
いる。クロッキング回路構成３８の詳細な点は、下記に
議論され−よう。

コントローラーは異なったシステム・バスや異なった周
辺装置に適応することが可能である。システム・バスや
周辺装置における変化に適応するために、新しいファー
ムウェアは、コントロール・ストアの中にロードされな
ければならない。マイクロプロセッサ−Ｂと周辺装置１
の間にインターフェースされているのが、周辺装置イン
ターフェース２０であり、周辺装置インターフェースは
スモール・コンピューター・システム・インターフニー
Ｘ（ＳＣＳＩ）の明＠＠（ＡＮＳ　Ｉ　　５ＰＥｃ、Ｘ
３１３１）に適合する。

好ましい具体的な実施例において、このインターフェー
ス２０はウェスターン・デジタル３３９２ＳＣ３Ｉコン
トローラー・チップである０周辺装置インターフェース
２０命令、メツセージ、データ、そしてステータス転送
機能などを動かしている。

周辺装置インターフェース２０に連結されているのが、
一連の駆動装置やレシーバ−３であり、そのレシーバ−
は周辺装置との間において情報の送信発信のやりとりを
行っている。インターフェース４はさらに、システム・
バス３をコントローラーにインターフェースさせるよう
に装備されている。

インターフェース４は、上記のバーロウその他の応用に
おいてもっと詳細に記述されている。

本発明は、２個のマイクロプロセッサ−に限定する必要
はない。２個以上のマイクロプロセッサ−が使用される
かもしれない、しかし少なくとも２個のマイクロプロセ
ッサ−が使用されなければならない、しかしながら、２
＠以上のマイクロ命令セ・ソサーの使用は、同期化の方
法を変更することが必要である。

マイクロプロセッサ−Ａの要素は第２図にさらに詳細に
示されている。これらの要素は、コントロール・ストア
１４から入って来るマイクロ命令を受は取るための命令
レジスター２２Ａと、入って来るマイクロ命令を解読す
るためのデコーダ回路（記号解読回路構成）２８Ａを含
んでいる。テキサス・インストゥルメント社の７４Ｓ１
３８やフ４Ｓ１３９などの記号解読装置が使用されてい
る。同じようにマイクロプロセッサ−Ａの内部に、シー
ケンサ（順序決定装置）２４Ａがある。好ましい具体的
な実施例において、順序決定袋２２４Ａは、アトバーン
スト・マイクロ・デバイスＡ　Ｍ　Ｄ　２９１０Ａであ
る。順序決定装置２４Ａは、マイクロ命令の実行の順序
をコントロールする。さらにマイクロプロセッサ−の内
部に包含されているのが、入って来るマイクロ命令によ
って指示されているような計算を行うためのＡＬＵ単位
３１Ａである。ＡＬＵ単位３１Ａは、出力が必要となる
まで、その出力を貯えるための出力レジスタＩＩＡを持
っている。マイクロプロセッサ−Ｂは、同じように第２
図に見ることができるように、接尾辞Ｂによって参照さ
れている類似した要素から成り立っている。

第３図は、クロッキング回路構成３８の主要な要素を示
しており、その回路構成からの個別的なりロック信号は
、第５図に例示されている。クロッキング回路構成は、
２０メガヘルツのクロック９１を包含している。このク
ロック９１からの出力は、クロック信号ＣＬＫＯ８Ｃ−
００ｒある。ＣＬ　Ｋ　ＯＳ　Ｃ−〇〇は、インバータ
ー８８およびＤフリップフロップ９３にフィードバック
する。さらにＣＬＫＯ３Ｃ−００はコントローラー９の
その他の部品によって使用されている。

ＣＬＫＯ８Ｃ−００は、Ｄフリップフロップ９３のクロ
ック信号の中にフィードバックする。Ｄフリップフロッ
プ９３のセットおよびリセットの双方の入力は、ハイに
連結されている。セットおよびリセット入力はロウ・ア
クティブであり、それ故にフロップは典型的な操ｆＩＥ
の間においては、セットされたりリセットされたりする
ことはない、Ｄ入力は、フリップフロップ９３の（’、
Ｋ　Ｔ　ＯＭＺ　−００の補数出力である。非補数出力
は、ＣＫＯＴＭＺ＋ＯＯである。

上記のように、Ｄフリップフロップからの（”、、　Ｋ
　Ｔ　ＯＭ　Ｚ　＋　ＯＯ比出力別のフリップフロップ
９５にフィードバックする。このフリップフロップ９５
は、Ｊ　Ｋタイプである。そのＣＫＩＯＭＺ＋００信号
は、補数化され、ＪＫフリップフロップ９５によって、
クロック信号として使用されている。セットおよびリセ
ット入力はロウ・アクティブであるが、ハイに連結され
ている。ｌ（入力は、同じようにハイに連結されている
。Ｊ入力は、信号ＣＬＫＨＬＴ−ＯＸである。ＣＬＫＨ
ＬＴ−ＯＸ出力はテスト・モードにおいてのみ発生し使
用される。この信号はクロック操作を中止するために使
用され、通常の操作の間においては使用されない。この
フリップフロップは、２個の出力を備えている。

ＣＬＫＳＩＧ＋ＯＯおよびその補数部分であるＣＬＫＳ
ＩＧ−００である。これらの２個の信号はコントローラ
ーによって使用される基本的なタイミング信号である。

ＣＬＫＳＩＧ＋ＯＯ信号は、Ｊ　Ｋフリップフロップに
フィードバックすることに加えて、２１Ｉ７１のＮＡＮ
Ｄゲート９０．９２にフィードバックする。第１のＮＡ
ＮＤゲート９０において、ＣＫＩＯＭＺ（−００はＣＬ
ＫＳＴＧ−００によってＮＡＮＤ化されている９結果と
して生じる出力は、ＣＩ、ＫＳＴＡＯＯであり、ＣＬＫ
ＳＴＡ−００はコントローラーの中におけるその他の部
品によって使用されている。

もう一方のＮＡＮＤゲート９２において、ＣＬＫＳＩＧ
−００はＣＬＫＳＴＣ−００を生じるために、ＣＫＩＯ
ＭＺ＋００によってＮＡＤＮＤ化されている。ＣＬＫＳ
ＴＣ−００は、同じようにコントローラーのその他の要
素によって使用されている。

信号（”：ＬＫＯ８Ｃ＋００の補数部分は、２個のＪ　
Ｋフリップフロップのためのクロック入力９６．１０２
として作動している。Ｊ　Ｋフリップフロップ９６は、
Ｊ、Ｋを持ち、入力をすべてハイに連結してセットして
いる。そのリセット入力は、ｃ、，、Ｋ　Ｓ　Ｉ　Ｇｏ
ｏである。このＪＫフリップフロップ９６は、２個の出
力をつくりだし、その出力はコントローラーの内部の他
の所において、使用されている。それはｃ、，、ＫＳＴ
Ｒ＋００およびその補数部分ｃ、，ＫＳＴＢ−００であ
る。その他のＪＫフリップフロップ１０２はその内部に
おいて、ＣＬ　Ｋ　ＯＳ　Ｃモロ０がクロック信号とし
ての役目を果たしているが、そのＪ　Ｋフリップフロッ
プ１０２もまたそのＪ。

■（があり、入力をハイに連結してセットする。しかし
リセット入力は異なっている。それは信号ＣＬＫＳＴＧ
＋ＯＯである。このＪＫフリップフロップからの２個の
出力は、ＵＰＳＴＢ＋ＯＯとＵＰＳＴＢ−００である。

上記において議論された信号は、第５図においてすべて
相互に関連して示されている。コントローラーのコント
ローリング操作におけるその信号の役割は下記において
さらに詳細に議論されるだろう。

第４図はクスラッチ・パッド・メモリーの主要な要素を
示している。最も重要な要素はメモリー・ユニット３０
である。その他の要素は、アドレス・レジスタ３２．３
４を含み、それらのレジスタは明々のマイクロプロセッ
サ−１０および１２のＡＬＵ３１Ａや３１Ｂから受は収
ったアドレスを貯えている。

アドレス・レジスタ３２．３４は多重チャンネル３６と
協力して作動している。多重チャンネル３６はアドレス
・レジスタ３２．３４の一方からアドレスを選択する。

メモリー・ユニット３０との間におけるデータ入力とデ
ータ出力は、それぞれ、入力レジスタ３３Ａと３３Ｂお
よび出力レジスタ３５Ａおよび３５Ｂに貯えられている
。

コントロール・ストア１４は個々のマイクロブロセッサ
ー１０および１２の操作をコントロールするためのマイ
クロ命令のセットを包含している。これらのマイクロ命
令のひとつがコントロール・ストア１４から読み出され
る時、その命令は下記に議論されている時において、命
令レジスタ２２Ａおよび２２Ｒのひとつの中にラッチさ
れている。解説する目的のために、マイクロ命令が命令
レジスタ２２Ａの中に記録されるとしよう。命令レジス
タ２によって保有されているマイクロ命令の異なったビ
ットは、記号解読回路構成２８Ａ、ＡＬＴＪ３１Ａそし
て、あるいは順序決定装置２４Ａにバスされる。そのコ
ードなどのマイクロ命令のフィールドは、記号解読回路
構成２８によって解読される。

もし命令がスクラッチ・パッド・メモリー１６へのアク
セスを必要としているのであれば、スクラッチ・パッド
・メモリー１６におけるアドレスはＡＬＵ３１Ａによっ
て、計算される。ＡＬＵ３１Ａはまた、もしデータ・バ
ッファー１８Ｘと１８Ｙへのアクセスが必要であれば、
アドレスを計算しなければならない。事前に述べたよう
に、順序決定装置２４Ａは、マイクロプロセッサ−によ
るマイクロ命令の実行の順序をコントロールしている。

順序決定装置２４Ａは、実行される次のマイクロ命令の
ためのアドレスを決定する。これらの部品によって処理
された後、マイクロ命令の実行は完了し、その時に順序
決定装置２４Ａに保有されている次のマイクロ命令のア
ドレスがコン１−ロール・ストア２４Ａにパスされ、そ
して、サイクル全体が繰り返される。

マイクロプロセッサ−１０および１２のひとつの操作の
上記の記述は、孤立したマイクロプロセッサ−を見てい
る。双方のマイクロプロセッサ−１０，１２は同じコン
トロール・ストア１４とスクラッチ・パッド・メモリー
を共用しているために、クロッキング回路構成はその両
方を同期させ、その結果これらの共有された手段１４．
１８に十分にアクセスしている。本発明はそのような共
有されたアクセスを考慮しているが、マイクロプロセッ
サ−の間の対立を阻止するための効果で非効率的なハー
ドウェアの必要性を除去している。

第５図は本発明の好ましい具体的な実施例において利用
された基本的なタイミング図式を示している。解説する
ためには、第５Ｉ２１において示されているクロック信
号がコントローラーの操作中にどのように使用されてい
るかを検討することが役立つ。よいスタート・ポイント
はポイント５５であり、そのポイントにおいて、マイク
ロ命令はマイクロプロセッサ−Ａの命令レジスタ２２Ａ
に記録されている。これは、クロック信号が命令レジス
タ２２Ａに信号を送る時にＣｌ−４ＫＩＳＩＧ＋ＯＯを
使用することによってなされる。第１図に示されている
ように、マイクロ命令はＣＬＫ　Ｉ　Ｓ　Ｉ　Ｇ＋ＯＯ
のハイ部分のリーディング・エッチに記録されている。

命令レジスタ２２Ａは実際に、少なくとも３個のレジス
タ２２Ａ　Ａ　、　２２Ａ　Ｂおよび２２ＡＣから成り
立っている。それらのレジスタの個々のレジスタがマイ
クロ命令の第３の命令を保有している。

命令レジスタ２２Ａに記録されたｇ後、マイクロ命令の
ビットは、マイクロプロセッサ−の他の要素に移動する
。したがって、ポイント５５とポイント６２の間におけ
るサイクルＣＬＫ　Ｉ　Ｓ　Ｉ　Ｇ＋ＯＯの半サイクル
の間にマイクロ命令の実行が開始される。命令レジスタ
２２Ａ　Ａ　、２２Ａ　Ｂ　、２２Ａ　Ｃによって保有
されたマイクロ命令のビットがどこを移動するかは、先
程述べたように、それらの命令レジスタが示すフィール
ドによって決定されている。そのビットは記号解読回路
構成２８Ａ、ＡＬＵ　３１Ａおよび／あるいは順序決定
装置２４Ａに移動する。

記号解読回路構成２８Ａに移動するそれらのビットは、
解読される前に記号解読回路構成２８Ａは使用可能にな
るまで待たなければならない。記号解読回路構成２８Ａ
は、いくつかの記号解読ユニット２２Ａ　Ａ　、２２Ａ
　Ｂ　、２２Ａ　Ｃから成り立ち、それらの個々のユニ
ットはそれを使用可能にする別のクロック信号を持って
いる。したがって、マイクロ命令ビットが、ＣＬＫＳＩ
Ｇ＋００のサイクルの間にいつ解読されるかは、それが
進入する個別の記号解読ユニットのためのクロック信号
に依存している。

データ・バッファーをつかまえたり放したりする前に命
令を解読する記号解読ユニット２８Ａ　Ａは、その使用
可能な入力のひとつとしてＣＬＫＳＴＣ−〇〇の補数部
分を持っている。その結果、あの記号解読ユニットは、
時間ピリオド６３の間においてのみ使用可能になること
ができる。同じように、データ・バッファーに書き込む
命令を解読する記号解読ユニット２８ＡＢは、その使用
可能な入力のひとつとして、ＣＬＫＳＴＡ−００の補数
部分を持っている。それは、時間ピリオド６４の間にお
いてのみ使用可能にすることができる。それが使用可能
になることができる時間ピリオドに限定されているのが
、記号解読ユニット２８八Ｃであり、そのユニットは、
マイクロプロセッサ−Ａによってスクラ・・Ｉチ・パッ
ド・メモリーに書き込むようにというマイクロ命令を解
読する。その使用可能な入力のひとつが、補数部分ＣＬ
ＫＳＴＢ−００である。

それは時間ピリオド６５においてのみ、使用可能である
。同じように、記号解読ユニツ）−２８ＡＥは、その使
用可能な入力にとして補数部分ＣＬＫＳＴＢ００を持っ
ている。

上記において述べたように、マイクロ命令のビットは記
号解読回路構成２８Ａに進入するばかりでなく、ＡＬＬ
Ｉ３１Ａにも進入する。計算の重要性は、命令レジスタ
２２Ａに刻時されてきたマイクロ命令に依存している。

ＡＬＵ３１Ａからの出力は、出力レジスタＩＩＡに貯え
られている。これらのレジスタは、信号０ＣＩＳＴＢ＋
−００であるクロック入力を持っている。ＱＣＩ　ＳＴ
Ｂ＋００はＣＬＫＳＴＢ−００の補数部分と０ＰＣＯＤ
Ｉ−００の補数部分の論理積である。０ＰＣＯＤＩ−０
０は記号解読ユニット２８ＡＤのひとつによってつくり
だされた信号である。

４つのタイプのマイクロ命令が存在している。

セット／リセッＩ〜、ＡＬＵ、テストと分岐（ブランチ
）、そしてブランチがそれである。マイクロ命令の最初
の２つのビットは、マイクロ命令はどのタイプの命令で
あるかということを語っている。

０ＰＣＯＤＩ−００はマイクロ命令がＡＬＵタイプのマ
イクロ命令であることを示している出力である。０ＰＣ
ＯＤＯ−００は、ブランチ・マイクロ命令を示している
。０ＰＣＯＤ２−００は、テストおよびブランチ・マイ
クロ命令を示終している。そして０ＰＣＯＤ３−００は
、セット／リセット命令を示している。それらはロウ・
アクティブである。

したがって、ＣＬＫＳＴＢ−００は、ロウでなければな
らず、０ＰＣＯＤＩ−００は、ＱＣＩ　ＳＴＢ＋ＯＯが
ハイであるためには、ロウでなければならない さらに上記において述べられていることは、ビットが順
序決定装ｆｉ２４Ａに向かって行くということであった
。順序決定装置２４Ａは、命令レジスタ２２Ａと同じよ
うに、そのクロック信号としてｃ、，ＫＳＴＧ＋ＯＯを
使用する。ＣＬＫＳＩＧ＋００の信号のランジング・エ
ツジにおいて、ＡＬＵ３１Ａからのフィールドおよび記
号解読回路構成２８Ａは、＊序決定装置１５２４Ａの中
に刻時されている。しかしながら、出力はＵＰＲＣＥＮ
−ＯＡがハイになるまでは使用可能にはならない、ＵＰ
ＲＣＥＮＱＡは入力を持つＮＡＮＤゲート１１９からの
出力である。その入力というのはＣＬＫＳＩＧ−００お
よびＬＪＰＲ，ＣＥＮ＋ＯＡ（通常の操作においてハイ
に連結されているテスト信号）である。通常の操作の間
、ＵＰＲＣＥＮ−ＯＡはＣＬＫＳＩＧ−００によって命
令されている。したがって、フィールドは、ポイント５
５において、順序決定装置２４Ａに刻時されている。マ
イクロプロセッサ−Ｂは対応する信号ＵＰＲＣＥＮ＋Ｏ
ＢとＣＬＫＳＴＧ＋００を持っている。ＵＰＲ，ＣＥＮ
＋ＯＢは通常の操作においてハイに連結されている。Ｕ
　Ｐ　ＲＣＥ　Ｎ　−ＯＢはｃＬＫＳＩＧ＋ＯＯとＵＰ
ＲＣＥＮ＋−ＯＢの入力を持つＮＡＮＤゲート１１８か
らの出力である。

順序決定装置２４Ａから結果的に生じる出力はポイント
６２まで有効ではない、このマイクロ命令データは、ポ
イント６０において命令レジスタ２２Ａに刻時されてい
る。

順序決定装ｊｌ１２４Ａによって発生されるアドレスは
、ポイント６２において開始するコントロール・ストア
に移動する。そのアドレスはポイント６２において開始
する半サイクルの間、コントロール・ストア１４からの
マイクロ命令を検索するために使用されている。検索さ
れたマイクロ命令は、ポイント６０までは命令レジスタ
２ＺＡに刻時されていない。ポイント６０まで、事前に
取り出されたマイクロ命令の実行は完了している。ポイ
ント６０において、サイクルは再びマイクロプロセッサ
−Ａのために開始する。

上記の議論は、好ましい具体的な実施例において関与し
ている同期化を例示している。ポイント６２において、
マイクロプロセッサ−Ｂは命令レジスタ２２Ｂに刻時さ
れたマイクロ命令を持っている。

マイクロプロセッサ−Ｂはマイクロプロセッサ−へのた
めに上記において議論された段訃〒を繰り返すが、マイ
クロプロセッサ−Ｂはマ・ｆクロプロセッザ−Ａの操作
による段階の外においてＣＬ　Ｋ　Ｓ　Ｉ　ＧＯＯのサ
イクルの半分を操作している。マイクロプロセッサ−の
間におけるタイミングの相違は、それぞれのクロック信
号を見ることによって明らかにすることができるだろう
。先ず始めに、マイクロプロセッサ−Ｂの命令レジスタ
に対するクロック信号はＣＬＫＳＩＧ−００である。さ
らには、記号解読ユニットは、異なったクロッキング図
式と使用している。スクラッチ・パッド・アクセス２２
Ｂｃ、２８ＢＥを必要とするマイクロ命令を解読するこ
とに責任を負っている記号解読ユニットは、それらのク
ロッキング信号としてＵＰＳＴＢ−００の補数部分を持
っている。データ・バッファー１８Ｘ　、１８Ｙを放し
たりつかまえたりするマイクロ命令を解読する記号解読
回路構成ユニット２８ＢＡは、そのクロック信号として
ＣＬＫＳＴＡ−００の補数部分を持っている。しかしな
がらデータ・バッファーに書き込む命令を解読する解読
装置２２Ｂｒｌは、そのクロック入力としてＣＬＫＳＴ
Ｃ−００の補数部分を持っている。

これらのクロック信号の結果として、データバッファー
はポイント５８とポイント６２の間においてＣＬＫＳＩ
Ｇ−００のサイクルのために時間ピリオド６７の間に、
マイクロプロセッサ−Ｂによってのみつかまれたり、あ
るいは放されたりするがもじれない。同じようにマイク
ロプロセッサ−Ｂによるスクラッチ・パッド・メモリー
に対する書き込みは、時間ピリオド６６に限定されてお
り、データ・バッファーに対する書き込みは時間ピリオ
ド６８に限定されている。この同期化の図式は、両方の
マイクロプロセッサ−１０および１２がスクラッチパッ
ド・メモリー１６、コントロール・シェア１４、および
データ・バッファー１８Ｘ　、１８Ｙを対立なく効率的
に共有することを許容している。

それぞれのマイクロプロセッサ−１０，１２の順序決定
装置２４Ａ、２４Ｂもまた、異なったクロック信号に依
存している。　ＣＬ　Ｋ　Ｓ　Ｉ　Ｇモ００はすでに述
べられているように、順序決定装置２４Ａのクロック信
号であるが、ＣＬＫＳＴＧ−００は順序決定装置２４ｒ
３のクロック信号である。さらに、順序決定装置２４Ａ
はその使用可能な出力としてＣＬ　Ｋ　Ｓ　Ｉ　Ｇｏｏ
に依存している。もう一方において、順序決定装置２４
Ｂはその使用可能な出力としてＣＬＫＳＩＧ−１−００
に依存している。

マイクロ命令のフィールドが命令レジスタ２２Ａに進入
した直後、どこに移動するかを調査した後、さらに記号
解読回路構成２８Ａからの出力を見ることが必要である
。もしつかまれる、あるいは放されるデータ・バッファ
ーを必要としているマイクロ命令が解読されるとすれば
、記号解読ユニットからの適切な出力はプログラマブル
・アレイ・ロジック（ＰＡＬ）において使用されるシー
ジング・ロジック１９の方に前進していく、好ましい具
体的な実施例において、ＰＡＬ２０Ｒ４ＡおよびＰＡＬ
２０Ｌ８Ａチップが使用されている。シージング・ロジ
ック１９は、データ・バッファーがマイクロプロセッサ
−１０，１２のひとつによってつかまえられるかどうか
を決定する。ＰＡＬ１９はマルチプレクサ−２７，２９
に連結されている。これらのマルチプレクサ−はアドレ
ス・レジスタ２３．２５からのアドレスを選択するため
に使用されている。それらのマルチプレクサ−は、信号
ＣＬＫＳＩＧ＋１１によって刻時され、その信号はイン
バーター１２０によってＣＬＫＳＩＧ＋ＯＯを補うこと
によって、獲得される。しかしながら、データ・バッフ
ァー１８Ｘ、１８Ｙは、本発明の中心的な焦点ではない
、したがって、データ・バッファーとシージング・ロジ
ックのもっと詳細な記述がベージド・データ・バッファ
ー・マネ・ジメントにおける関連した適用である周辺装
置に紹介されている。

もし記号解読回路構成２８Ａによって解読されたマイク
ロ命令が、スクラッチ・パッド・メモリーに対するアク
セスを求めるとすれば、記号解読装置回路構成からの適
切な信号２８Ａはスクラッチ・パッド・メモリー１６に
送られる。ＳＰＭＩＤＡ−ＯＯと５ＲＩＡＯ２−００と
いう２個の信号は、とりわけ興味深いものである。ＳＰ
ＭＩＤＡ−００は記号解読ユニット２８ＡＣから来てお
り、スクラッチ・バ・ンド・アドレス・レジスタ３２に
保有されたアドレスを増加させる命令を要請しているこ
とが示されている。５ＲＩＡＯ２−００は、スクラッチ
・パッド・アドレス・レジスタ３２がマイクロ命令のＡ
ＯＰフィールドをロードしていることを示している。Ａ
ＯＰフィールドは、マイクロ命令の第７番目から第１０
番目までのビットから成り立っている。これらの２個の
信号はとりわけ興味あるものである。なぜならそれらの
部品はＯＲ化され、ＳＰＭＣｌ、、に＋ＯＯを生じてい
るからである。

ＳＰＭＣＬＫ＋ＯＯはアドレス・レジスタ３２に対する
クロック入力として使用されている。

スクラッチ・パッド・メモリー１６においてアクセスさ
れるアドレスは、ＡＬＵ３１Ａによって計算されている
。計算されたアドレスはＳ　Ｐ　Ｍ　ＣＬ　Ｋ＋ＯＯの
ハイ部分のリーディング・エツジにおけるスクラッチ・
パッド・アドレス・レジスタ３２に刻時されている。し
かしそのアドレスはマルチプレクサ−３６がそのアドレ
ス・レジスタ３２を選択するまで使用されないだろう、
それがどのアドレス・レジスタを選択するかは、ＣＩ、
　Ｋ　Ｓ　Ｉ　Ｇ　＋　００の状態による。もしＣＬＫ
ＳＩＧ＋００がハイであるとすれば、マルチプレクサ−
はアドレス・レジスタ３２を選択するだろう。もう一方
において、もしＣＬＫＳＩＧ＋００がロウであるとすれ
ば、アドレス・レジスタ３４が選択されるだろう、した
がって、マルチプレクサ−３６は、アドレスがアドレス
・レジスタ３２．３４に装着される半サイクルの後につ
づく半サイクルまで選択しない。例えば、アドレス・レ
ジスタ３２は６２と６０の間における半サイクルの間に
アドレスを受は取るだろう、しかしながら、アドレスに
よって表示されているメモリー・ユニツ１〜３０内部に
おけるメモリー・ロケーションは、６０にただちに続く
半サイクルまでは、アクセスすることはできない。アド
レス・し・ジスタの中のアドレスは、−度選択されると
、メモリー・ユニット３０にアクセスするために使用さ
れる。

メモリー・ユニ７１・３０のためのすべての入力は、入
力レジスタ３３Ａ、３３Ｂに貯えられている。レジスタ
３３Ａはマイクロプロセッサ−Ａからの入力を貯え、３
３ｒｌはマイクロプロセッサ−Ｂからの入力を貯えてい
る。入力レジスタ３３Ａおよび３３Ｂは、つねにハイに
連結されているクロック信号を持っている。したがって
、それらの同期化はそれらの使用可能な出力によってコ
ントロールされている。

それらの出力は、それぞれ５ＰＷＥＮ−ＯＡ信号の補数
部分やＳＰＭＷＥＮ−ＯＢ倍信号補数部分によって使用
可能てされている。５ＰＷＥＮＯ△とＳＰＭＷＥＮ−Ｏ
Ｂは、マルチプレクサ−１２１から引き出されている。

もしＣＬ　Ｋ　Ｓ　Ｉ　Ｇ　＋００がハイで、ＳＰＭＷ
ＲＴ−ＯＡがハイであるとすれば、５ＰＷＥＮ−ＯＡは
ロウであり、入力レジスタ３３Ａからの出力を可能にす
る。同じように、もしＣＬＫＳＩＧ−００がロウであり
、ＳＰＭＷｒ（ＴＯＢがロウであるとすれば、Ｓ　Ｐ　
Ｗ　Ｆ、　Ｎ　−ＯＢはロウであり、入力レジスタ３３
Ｂからの出力を可能にしている。出力は出力レジスタ３
５Ａ、３５Ｂに貯えられている。３５Ａはマイクロプロ
セッサ−Ａのために出力を貯え、３５Ｂはマイクロプロ
セッサ−Ｂのために出力を貯える。出力レジスタ３５Ａ
はそのクロック信号としてＣＬＫＳＩＧ＋００を持ち、
出力レジスタ３５Ｂは、そのクロック信号としてＣＬ、
ＫＳＴＧ−００を持っている。したがって、その２つの
出力レジスタ３５Ａ、３５Ｂはフェーズの外の半サイク
ルである。

上記の議論は解説の目的のためのマイクロプロセッサ−
に焦点を当ててきた。マイクロプロセッサ−Ｂの操作は
類似していることを注目すべきである。２（ＩｉｉＩの
マイクロプロセッサ−１０，１２の間の相違点は、それ
らのマイクロプロセッサ−の操ＩＹを支配するタイミン
グ信号にある。はとんどの例において、マイクロプロセ
ッサ−Ａについての議論において述べたあらゆる信号に
対して、マイクロプロセッサ−Ｂのための対応する信号
がある。

主要な対応する信号は上記において議論されてきた。

タイミングの上記の記述は、解説の目的のためである。

マイクロプロセッサ−Ａとマイクロプロセッサ−Ｂは上
記の図式（例えば、マイクロプロセッサ−八とマイクロ
プロセッサ−Ｂは特定の仕事をなす時には時間をスワッ
プすることができるだろう）に相反して同期することが
できるかもしれない。さらにはもし２問以」二のマイク
ロプロセッサ−が使用されるとすれば、タイミングが変
更さニー零かに分割され、個々の部品はそれぞれの部分
の時間ピリオドの間に操作を実行する。これらのバリエ
ーションは、本発明の中において包括されている。

本発明のコントロール・ストア１４を活用するため、そ
れは先ず、操作のために準備しなければならない。準備
は、コントロール・ストア１４の中のイニシアル・ロケ
ーシヨン５０（第７図参照）にテスト・マイクロ命令を
ロードすることが含まれている。さらにコントロール・
ストア１４にロードされているのがそれぞれ個々のマイ
クロプロセッサ−１０，１２のためのマイクロ命令５２
．５４のセットである。それらのマイクロ命令は第７図
に示されているように、あるいはもし望めばその他の方
法によって組織化されるかもしれない。マイクロプロセ
ッサ−１０，１２が操作を開始する時、それらのマイク
ロプロセッサ−はテスト・マイクロ命令が貯えられてい
るイニシアル・ロケーションに向けられる。

そのテスト・マイクロ命令はテストおよびブランチ・タ
イプのマイクロ命令を含んでいる。そのテスト・マイク
ロ命令はそれを実行するマイクロプロセッサ−のアイデ
ンティティをテストする。

テスト・マイクロ命令はマイクロ１０七ツサーのひとつ
のアイデンティティを知っている。例えば、そのテスト
・マイクロ命令がマイクロプロセッサ−のアイデンティ
ティを知っているとしよう。そのテスト・マイクロ命令
は公知のアイデンティティによってそれを実行するマイ
クロプロセッサ−のアイデンティティを比較する。もし
そのアイデンティティが公知のアイデンティティにマツ
チしていれば、ブランチが起こる。したがって、マイク
ロプロセッサ−Ａは、そのアイデンティティが公知のア
イデンティティにマツチしており、テスｔ・・マイクロ
命令を実行する時には、マイクロ命令のセットの開始に
向けて分岐している。もう一方において、マイクロプロ
セッサ−Ｂがテスト・マイクロ命令を実行する時には、
そのアイデンティティはマツチせず、それ故に分岐しな
いだろう。

順序どおりになっている次のマイクロ命令は、マイクロ
プロセッサ−〇のマイクロ命令５４のセットの始まりで
あるが、取り出されるだろう。

このプロセスのタイミングは、第６図に示されている。

ポイント５においてそのテスト命令はマイクロプロセッ
サ−Ａに刻時されるだろう。ポイント５のすぐ後に続く
半サイクルの間で、テスト命令において実行が始まるだ
ろう。ポイント６においては、テスト・マイクロ命令は
マイクロプロセッサ−Ｂに刻時されるだろう。ポイント
６にすぐ続く半サイクルの間では、マイクロプロセッサ
−Ａは分岐するだろう。マイクロプロセッサ−Ｂはテス
ト命令を実行し始めるだろう９ポイント７において、マ
イクロプロセッサ−Ａのためのマイクロ命令５２のセッ
トの第１のマイクロ命令は、マイクロプロセッサ−Ａに
刻時されるだろう。マイクロプロセッサ−Ａのための１
０セツシングは、先はど記述したとおりになるだろう。

マイクロプロセッサ−Ｂは、ポイント７のすぐ直後の半
サイクルの間に、テスト命令の実行を完了し、ポイント
８において、マイクロ命令のセットの第１のセットにロ
ードするだろう。ポイント８の後、マイクロプロセッサ
−Ｂのためのプロセッシングは、先はど記述したとおり
に行なわれるだろう。

［発明の効果］ 本発明は、いくつかの有利な点を持っており、従来の技
術に対してシステム・パフォーマンスを面倒なハードウ
ェアを必要としていない。第２に本発明はｔｈｅ来の技
術よりも一層効率的である。なぜなら、本発明はデータ
・バッファー、スクラッチ・パッド・メモリーおよびコ
ントロール・ストアを共用している。別になったデータ
・バッファ、スクラッチ・パッド・メモリーをイｇ・要
としておらず、とりわけ１１５１々のマイクロプロセッ
サ−のためのコントロール・ストアをせ・要としてはい
ない。第３に同期化のために、見せ掛け、あるいは明ら
かに同時的な読み出し／書き込み能力が装置１されてい
る。これらは有利な点のいくつかにすぎない。有利な点
のこのリストですべての有利な点が網羅されていると理
解ずべきではない。

本発明は、好ましい具体的な実施例に関連して個別的に
示され記述されてきたが、技術に精通している人々は、
記述されている特許請求の範囲に規定されている本発明
の精神や範囲から逸脱することなく、形態や詳細な点に
おいてさまざまな変更がなされるかもしれないと理解す
るだろう。

【図面の簡単な説明】

本発明の前述した目的やその他の目的、特徴や有利な点
は次に示すより個別的な記述から明らかになるだろう。 それは付加されている図面において図解されているとお
りであり、それらの図面において同じ参照数字は、同じ
要素を示している。 第１図はコントローラーのブロック図である。 第２図は第１図のコント・ローラーのより詳細な部分を
示している。 第３図は第１図のコントローラーのクロッキング回路構
成をより詳細に示している。 第１１図はインタープロセッサー・コミュニケーション
に使用されているメモリーをより詳細に示している。 第５図はクロッキング回路構成により発生されたクロッ
ク信号とマイクロブロセ・ソサーの操作のタイミングを
示している。 第６図は初期設定順序を説明するためのタイミング図式
である。 第７図はコントロール・ストアの組織を示しており、初
期設定順序を説明するために使用されている。 （外４名） 拘、Ｚ−；１

Claims (1)

1. 【特許請求の範囲】 １、データ処理システム・バスと周辺装置の間において
   データ転送をコントロールするためのコントローラーに
   おいて、同コントローラーがａ、データ処理システム・
   バスと周辺装置の間をデータが通過する時、一時的にそ
   のデータを貯えるための少なくとも１個のデータ・バッ
   ファーと、 ｂ、データ処理システム・バスとデータ・バッファーの
   間におけるデータ転送をコントロールするための第１の
   マイクロプロセッサーと、 ｃ、データ・バッファーと周辺装置の間におけるデータ
   転送をコントロールするための第１のマイクロプロセッ
   サーと連絡している第２のマイクロプロセッサーと、 ｄ、それぞれのマイクロプロセッサーの操作をコントロ
   ールするマイクロ命令を貯えるための双方のマイクロプ
   ロセッサーに連結されているコントロール・ストアと、 ｅ、サイクルに分割されたクロック信号をつくりだすタ
   イミング手段で、そのサイクルの中において個々のマイ
   クロプロセッサーが独占的にコントロール・ストアにア
   クセスできるサイクルの部分を割り当てられているタイ
   ミング手段を含むコントローラー。 ２、双方のマイクロプロセッサーに連結されたスクラッ
   チ・パッド・メモリーをさらに含む請求項１記載のコン
   トローラー。 ３、個々のマイクロプロセッサーがサイクルの一部を割
   り当てられ、そのサイクルの中においてマイクロプロセ
   ッサーが独占的にスクラッチ・パッド・メモリーにアク
   セスしたり、独占的にデータ・バッファーをつかむこと
   を特徴とする請求項２記載のコントローラー。 ４、デューアル・ポート・コントロールがランダム・ア
   クセス・メモリーを含む請求項１記載のコントローラー
   。 ５、２個のデータ・バッファーのある請求項１記載のコ
   ントローラー。 ６、コントロール・ストアが個々のマイクロプロセッサ
   ーのために異なった組のマイクロ命令をロードしている
   請求項１記載のコントローラー。 ７、コントロール・ストアがそれぞれの組のマイクロ命
   令の開始に対して個々のマイクロプロセッサーに指令を
   与えるテスト命令をロードすることによって、操作の準
   備がなされる請求項１記載のコントローラー。 ８、テスト命令が条件付き飛び越し命令である請求項７
   記載のコントローラー。 ９、データ処理システム・バスと周辺装置の間において
   データ転送をコントロールするための周辺装置コントロ
   ーラーにおいて、同コントローラーが、 ａ、データ処理システム・バスと周辺装置の間をデータ
   が通過する時、一時的にそのデータを貯えるための少な
   くとも１個のデータ・バッファーと、 ｂ、データ処理システム・バスとデータ・バッファーの
   間におけるデータ転送をコントロールするための第１の
   マイクロプロセッサーと、 ｃ、データ・バッファーと周辺装置の間におけるデータ
   転送をコントロールするための第２のマイクロプロセッ
   サーと、 ｄ、コントロール・ストアで、個々のマイクロプロセッ
   サーのためにマイクロ命令の組を貯えるためのランダム
   ・アクセス・メモリーを含み、そのコントロール・スト
   アがそれぞれの組のマイクロ命令の開始に対して個々の
   マイクロプロセッサーに指令を与えるテスト命令をロー
   ドすることによって、操作の準備がなされるコントロー
   ル・ストアと、 ｅ、サイクルに分割されたクロック信号をつくりだすタ
   イミング手段で、そのサイクルの中において個々のマイ
   クロプロセッサーが独占的にコントロール・ストアにア
   クセスできるサイクルの部分を割り当てられているタイ
   ミング手段を含むコントローラー。 １０、スモール・コンピューター・システム・インター
   フェース（ＳＣＳＩ）とシステム・バスの間において情
   報を効率的に転送するためのコントローラーにおいて、
   そのシステム・バスが、 ａ、前記のバスによってなされる操作を個別化すること
   によって、前記のシステムからの入力／出力命令を受信
   し、プロセスするための第１の同期的に操作されるプロ
   セッサーと、 ｂ、前記のＳＣＳＩインターフェースに連結された複数
   の周辺装置に情報を転送するための第２の同期的に操作
   されたプロセッサーと、 ｃ、第１のプロセッサーと第２のプロセッサーに連結さ
   れたコントロール・ストアで、そのコントロール・スト
   アが個々の前記のプロセッサーのために対応する数の組
   のマイクロ命令を貯えるための第１および第２の組の記
   憶置場を含み、前記のプロセッサーの中において、前記
   のマイクロ命令が、前記のプロセッサーによってなされ
   る操作を規定するコントロール・ストアと、ｄ、所定の
   様式において、相互に関連して操作を同調させるために
   前記の第１のプロセッサーと第２のプロセッサーに応用
   されるタイミング装置において、前記の第１のプロセッ
   サーと第２のプロセッサーがそれぞれ前記のコントロー
   ル・ストアに独占的にアクセスできる時間周期を規定す
   るために、個々のシーケンスが少なくとも第１の間隔と
   第２の間隔を持つ、タイミング手段。 １１、データ処理システム・バスと周辺装置の間におい
   てデータ転送をコントロールするコントローラーの要素
   を同調させる方法において、その方法が、 ａ、時間をサイクルに分割することと、 ｂ、サイクルの第１の部分の開始において、コントロー
   ル・ストアから第１のマイクロプロセッサーによって命
   令取出しを成すことと、 ｃ、前記のサイクルの前記の第１の部分の間において、
   第１のマイクロプロセッサーによって取り出されたマイ
   クロ命令の実行を開始し、第２のマイクロプロセッサー
   によって事前に取り出されたマイクロ命令を完了するこ
   とと、 ｄ、前記のサイクルの第２の部分の開始において、コン
   トロール・ストアから第２のマイクロプロセッサーによ
   って命令取出しを成すことと、ｅ、前記のサイクルの前
   記の第２の部分の間において、第２のマイクロプロセッ
   サーによって取り出されたマイクロ命令の実行を開始し
   、第１のマイクロプロセッサーによって取り出されたマ
   イクロ命令を完了すことと、 ｆ、前記の段階ｂからｅまでを繰り返すことを含む方法
   。 １２、コントローラーの要素を同調させる方法において
   、マイクロ命令の実行がスクラッチ・パッド・メモリー
   に独占的にアクセスすること、あるいはデータ・バッフ
   ァーを独占的につかむことを含む請求項１０記載の方法
   。 １３、コントローラーの要素を同調させる方法において
   、個々の前記のマイクロプロセッサーがサイクルの前記
   の部分の割り当てられた部分の間においてのみ、スクラ
   ッチ・パッド・メモリーに独占的にアクセスし、あるい
   はデータ・バッファーを独占的につかみ、その割り当て
   られた部分はその他の前記のマイクロプロセッサーには
   割り当てられず、前記の部分の割り当てられた部分が個
   々のサイクルにとって同じである請求項１１記載の方法
   。 １４、操作のためにコントローラーのコントロール・ス
   トアを準備するための方法において、その方法が、 ａ、コントロール・ストアの中にテスト命令をロードす
   ることと、 ｂ、コントロール・ストアの中に個々のマイクロプロセ
   ッサーのための１組のマイクロ命令をロードすることと
   、 ｃ、時間をサイクルに分割することと、 ｄ、サイクルの第１の部分の開始において、コントロー
   ル・ストアから第１のマイクロプロセッサーによってテ
   スト命令を取り出することと、ｅ、前記のサイクルの前
   記の第１の部分の間において、第１のマイクロプロセッ
   サーによってテスト命令の実行を開始することと、 ｆ、前記のサイクルの第２の部分の開始において、第２
   のマイクロプロセッサーによってテスト命令を取出すこ
   とと、 ｇ、前記のサイクルの第２の部分の間において、テスト
   命令の実行を完了することで、そのテスト命令の実行が
   、そのマイクロ命令の組の中における第１のマイクロ命
   令に対して第１のマイクロプロセッサーに指令を与える
   ことを含み、第２のマイクロプロセッサーによるテスト
   命令を開始することを含むテスト命令を完了することと
   、 ｈ、次のサイクルの第１の部分の開始において、第１の
   マイクロプロセッサーによって第１のマイクロプロセッ
   サーのためにマイクロ命令の組の先頭において、第１の
   マイクロ命令を取出すことと、 ｉ、前記の次のサイクルの前記の第１の部分の間におい
   て、テスト命令の実行の完了がマイクロ命令の組の中で
   第１のマイクロ命令に対して、第２のマイクロプロセッ
   サーに指令を与えることと、 ｊ、第２のマイクロプロセッサーによつて、第２のマイ
   クロプロセッサーのためにマイクロ指令の組の中で第１
   のマイクロ命令を取り出すことを含む方法。