JP2552710B2 - 画像処理装置 - Google Patents
画像処理装置Info
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- JP2552710B2 JP2552710B2 JP63142656A JP14265688A JP2552710B2 JP 2552710 B2 JP2552710 B2 JP 2552710B2 JP 63142656 A JP63142656 A JP 63142656A JP 14265688 A JP14265688 A JP 14265688A JP 2552710 B2 JP2552710 B2 JP 2552710B2
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- Japan
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- processing module
- circuit
- processing
- control
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は，画像処理の基本演算を高速に実行する処理
モジュールと，これらをパイプライン結合させるネット
ワーク回路とを持つ画像処理装置に関する。
モジュールと，これらをパイプライン結合させるネット
ワーク回路とを持つ画像処理装置に関する。
近年，画像処理装置は，製品検査や分類，ロボット等
のビジョンシステムなど，広い分野において利用されて
おり，高速かつ柔軟や処理を行うことができるシステム
が望まれている。
のビジョンシステムなど，広い分野において利用されて
おり，高速かつ柔軟や処理を行うことができるシステム
が望まれている。
第４図は従来のパイプライン型画像処理装置の例，第
５図は処理モジュールの接続例，第６図は従来装置にお
ける画像データと制御信号の説明図，第７図は従来装置
による信号のタイムチャートを示す。
５図は処理モジュールの接続例，第６図は従来装置にお
ける画像データと制御信号の説明図，第７図は従来装置
による信号のタイムチャートを示す。
テレビカメラ等から入力される画像データを，そのま
ま連続的に処理して，データ入力から短時間で処理結果
を得ることができるようにするため，各種の画像処理を
それぞれ専用に行う処理モジュールを多段に接続し，パ
イプライン方式で画像データを処理する装置が用いられ
ている。
ま連続的に処理して，データ入力から短時間で処理結果
を得ることができるようにするため，各種の画像処理を
それぞれ専用に行う処理モジュールを多段に接続し，パ
イプライン方式で画像データを処理する装置が用いられ
ている。
特に，このような画像処理装置の汎用性を高めるた
め，第４図に示すように，ネットワーク回路14によっ
て，各処理モジュール21の接続構成を可変にした画像処
理装置も考えられている（特開昭61−13379号参照）。
め，第４図に示すように，ネットワーク回路14によっ
て，各処理モジュール21の接続構成を可変にした画像処
理装置も考えられている（特開昭61−13379号参照）。
この装置は，入力部12と出力部20との間に，例えば画
像データの２値化，フィルタリング，投影，特徴抽出，
…というような画像処理に関する各種基本演算を高速に
実行する専用の処理モジュール（PM）21と，これらの処
理モジュール21間を自在にパイプライン結合させるネッ
トワーク回路14とを持っている。
像データの２値化，フィルタリング，投影，特徴抽出，
…というような画像処理に関する各種基本演算を高速に
実行する専用の処理モジュール（PM）21と，これらの処
理モジュール21間を自在にパイプライン結合させるネッ
トワーク回路14とを持っている。
そして，図示省略した制御装置により，ネットワーク
回路14に各処理モジュール21の接続関係を設定すること
により，例えば第５図に示すように，処理モジュールの
接続構成を自由に選択できるようになっている。第５図
（イ）では，ネットワーク回路14を介して，処理モジュ
ール21a,処理モジュール21b,処理モジュール21cが直列
に接続されている。第５図（ロ）では，処理モジュール
21aの出力が，処理モジュール21bおよび処理モジュール
21cに供給され，ここで並列処理された後，処理モジュ
ール21dに出力されるようになっている。
回路14に各処理モジュール21の接続関係を設定すること
により，例えば第５図に示すように，処理モジュールの
接続構成を自由に選択できるようになっている。第５図
（イ）では，ネットワーク回路14を介して，処理モジュ
ール21a,処理モジュール21b,処理モジュール21cが直列
に接続されている。第５図（ロ）では，処理モジュール
21aの出力が，処理モジュール21bおよび処理モジュール
21cに供給され，ここで並列処理された後，処理モジュ
ール21dに出力されるようになっている。
各処理モジュール21の入出力信号は，画像データの他
に，第６図に示すように，画像を走査する際の水平方向
と垂直方向に対応した２本の制御信号（水平同期信号，
垂直同期信号）であり，ネットワークには，第７図のタ
イムチャートに示すように，システム・クロックに同期
して，画像データおよび垂直同期信号，水平同期信号が
流される。システム・クロックは，この例では１クロッ
クが１画素に対応しており，各処理モジュール21等に共
通に供給される。各処理モジュール21は，垂直同期およ
び水平同期の２本の制御信号がアクティブである期間の
み画像処理を行う。
に，第６図に示すように，画像を走査する際の水平方向
と垂直方向に対応した２本の制御信号（水平同期信号，
垂直同期信号）であり，ネットワークには，第７図のタ
イムチャートに示すように，システム・クロックに同期
して，画像データおよび垂直同期信号，水平同期信号が
流される。システム・クロックは，この例では１クロッ
クが１画素に対応しており，各処理モジュール21等に共
通に供給される。各処理モジュール21は，垂直同期およ
び水平同期の２本の制御信号がアクティブである期間の
み画像処理を行う。
第８図は従来方式の問題点を説明するための図であ
る。
る。
従来の構造可変パイプライン方式を採用する画像処理
装置において，画像の輪郭抽出とか濃度分布のヒストグ
ラム作成とかいうような様々な画像処理を行うために，
ネットワークの接続状態を変更する場合，ある画像処理
実行中に動的に切り換えを行うと，垂直同期信号，水平
同期信号の制御信号等を途切れるため，各処理モジュー
ルが誤動作をすることがあった。そのため，例えばシス
テム・リセット等により，画像処理を前もって停止させ
た状態で接続切り換えを行わなければならないという問
題があった。
装置において，画像の輪郭抽出とか濃度分布のヒストグ
ラム作成とかいうような様々な画像処理を行うために，
ネットワークの接続状態を変更する場合，ある画像処理
実行中に動的に切り換えを行うと，垂直同期信号，水平
同期信号の制御信号等を途切れるため，各処理モジュー
ルが誤動作をすることがあった。そのため，例えばシス
テム・リセット等により，画像処理を前もって停止させ
た状態で接続切り換えを行わなければならないという問
題があった。
制御信号が，例えば第８図（イ）に示す（ａ）の状態
であるとき，正常であるとすると，ネットワークの切り
換え時には，切り換え設定の際に，（ｂ）に示すよう
に，制御信号に何クロックかの不定な状態が生じ，また
処理モジュールを追加した分だけパイプライン遅延時間
が増加することによって，他との同期がとれなくなるこ
とがある。
であるとき，正常であるとすると，ネットワークの切り
換え時には，切り換え設定の際に，（ｂ）に示すよう
に，制御信号に何クロックかの不定な状態が生じ，また
処理モジュールを追加した分だけパイプライン遅延時間
が増加することによって，他との同期がとれなくなるこ
とがある。
また，第８図（ロ）に示すように，内部でｎτ（τ：
システム・クロック）のパイプライン遅延が生じる処理
モジュール21aと，内部で（ｎ−３）τの遅延が生じる
処理モジュール21bとを並列に接続し，出力を次の処理
モジュール21cへ送って合成するような場合，画像デー
タ等の出力の同期をとる必要がある。そのため，第８図
（ハ）に示すように，処理モジュール21b側に,3段のパ
イプラインレジスタ60−1,60−2,60−３を挿入し，どち
らも入力からｎτ後に出力が行われるようにしている。
このような処理モジュール21bを，ネットワークの新し
い設定によって，他に接続した場合，そのパイプライン
レジスタ60−１等に残っていた信号が，ネットワークを
介して他の接続先処理モジュールに流れ込むため，画像
処理が乱れることがある。すなわち，第８図（ハ）に示
すように，入力信号がインアクティブであっても，パイ
プラインレジスタの段数に対応するだけの出力信号が不
定になる可能性がある。
システム・クロック）のパイプライン遅延が生じる処理
モジュール21aと，内部で（ｎ−３）τの遅延が生じる
処理モジュール21bとを並列に接続し，出力を次の処理
モジュール21cへ送って合成するような場合，画像デー
タ等の出力の同期をとる必要がある。そのため，第８図
（ハ）に示すように，処理モジュール21b側に,3段のパ
イプラインレジスタ60−1,60−2,60−３を挿入し，どち
らも入力からｎτ後に出力が行われるようにしている。
このような処理モジュール21bを，ネットワークの新し
い設定によって，他に接続した場合，そのパイプライン
レジスタ60−１等に残っていた信号が，ネットワークを
介して他の接続先処理モジュールに流れ込むため，画像
処理が乱れることがある。すなわち，第８図（ハ）に示
すように，入力信号がインアクティブであっても，パイ
プラインレジスタの段数に対応するだけの出力信号が不
定になる可能性がある。
本発明は上記問題点の解決を図り，ネットワーク設定
の前後においても，簡単な構成で正しい画像の処理を行
うことができるようにすることを目的としている。
の前後においても，簡単な構成で正しい画像の処理を行
うことができるようにすることを目的としている。
第１図は本発明の構成例を示す。
第１図において,10は制御装置,11は命令をフェッチし
て実行するCPU,12は画像データを入力する入力部,13は
垂直同期信号および水平同期信号を発生させる制御信号
発生回路,14は処理モジュールの接続切り換えを行うネ
ットワーク回路,15は接続情報が設定される接続制御レ
ジスタ,16は入力と出力との接続を行うスイッチマトリ
クス等によって構成されるスイッチ,17は出力制御情報
が設定される出力制御レジスタ,18は出力抑止回路,19は
出力をインアクティブ状態にする機能を持つスリーステ
ードゲート,20は画像処理結果を出力する出力部,21は各
々画像処理の基本演算を高速に実行する処理モジュール
（PM）を表す。
て実行するCPU,12は画像データを入力する入力部,13は
垂直同期信号および水平同期信号を発生させる制御信号
発生回路,14は処理モジュールの接続切り換えを行うネ
ットワーク回路,15は接続情報が設定される接続制御レ
ジスタ,16は入力と出力との接続を行うスイッチマトリ
クス等によって構成されるスイッチ,17は出力制御情報
が設定される出力制御レジスタ,18は出力抑止回路,19は
出力をインアクティブ状態にする機能を持つスリーステ
ードゲート,20は画像処理結果を出力する出力部,21は各
々画像処理の基本演算を高速に実行する処理モジュール
（PM）を表す。
本発明では，ネットワーク回路14の出力部分に，出力
制御レジスタ17への設定情報によって出力の抑止を行う
出力抑止回路18が設けられる。出力抑止回路18は，スリ
ーステードゲート19またはその他の論理ゲートによって
構成され，出力制御レジスタ17からの設定信号により，
出力をインアクティブ（フローティング状態を含む）に
する。なお，各出力を個別に制御する構成にしてもよ
く，全出力を一括して制御する構成にしてもよい。
制御レジスタ17への設定情報によって出力の抑止を行う
出力抑止回路18が設けられる。出力抑止回路18は，スリ
ーステードゲート19またはその他の論理ゲートによって
構成され，出力制御レジスタ17からの設定信号により，
出力をインアクティブ（フローティング状態を含む）に
する。なお，各出力を個別に制御する構成にしてもよ
く，全出力を一括して制御する構成にしてもよい。
制御装置10は，ネットワーク回路14における接続制御
レジスタ15への接続情報の設定にあたって，出力制御レ
ジスタ17を介して出力抑止回路18を操作し，少なくとも
接続される各処理モジュール21のパイプライン遅延に関
係する間，ネットワーク回路14の出力を抑止する制御を
行うように構成される。なお，この出力の抑止時間は，
各処理モジュール21の最大遅延時間を考慮した一定時間
としてもよく，また，その時点における画像処理に関係
する処理モジュール21のパイプライン遅延を考慮した可
変時間としてもよい。
レジスタ15への接続情報の設定にあたって，出力制御レ
ジスタ17を介して出力抑止回路18を操作し，少なくとも
接続される各処理モジュール21のパイプライン遅延に関
係する間，ネットワーク回路14の出力を抑止する制御を
行うように構成される。なお，この出力の抑止時間は，
各処理モジュール21の最大遅延時間を考慮した一定時間
としてもよく，また，その時点における画像処理に関係
する処理モジュール21のパイプライン遅延を考慮した可
変時間としてもよい。
本発明では，出力抑止回路18が付加され，制御装置10
は，ネットワークの切り換えを行うときに，出力抑止回
路18によって，ネットワーク回路14の出力を抑止する制
御を行う。各処理モジュール21は，垂直同期信号および
水平同期信号等の制御信号がアクティブである期間のみ
動作するので，ネットワーク回路14の出力が抑止される
と，画像処理を停止する。出力が抑止されている間，シ
ステム・クロックの動作によって，各処理モジュール21
におけるパイプラインレジスタが保持する信号は掃き出
される。
は，ネットワークの切り換えを行うときに，出力抑止回
路18によって，ネットワーク回路14の出力を抑止する制
御を行う。各処理モジュール21は，垂直同期信号および
水平同期信号等の制御信号がアクティブである期間のみ
動作するので，ネットワーク回路14の出力が抑止される
と，画像処理を停止する。出力が抑止されている間，シ
ステム・クロックの動作によって，各処理モジュール21
におけるパイプラインレジスタが保持する信号は掃き出
される。
従って，接続切り換えが行われて，新しい制御信号が
投入されると，各処理モジュール21はその制御信号に同
期して動作を開始し，新しい接続構成のもとで，正しく
画像処理を行う。
投入されると，各処理モジュール21はその制御信号に同
期して動作を開始し，新しい接続構成のもとで，正しく
画像処理を行う。
第２図は本発明の一実施例による制御を説明するため
の図，第３図は本発明の一実施例による接続切り換えの
例を示す。
の図，第３図は本発明の一実施例による接続切り換えの
例を示す。
第２図において，第１図と同符号のものは第１図に示
すものに対応し,30はテレビカメラ,31はA/D変換器,32は
システム・クロックを発生させるクロック発生回路を表
す。
すものに対応し,30はテレビカメラ,31はA/D変換器,32は
システム・クロックを発生させるクロック発生回路を表
す。
クロック発生回路32が発生するシステム・クロック
は,A/D変換器31や各処理モジュール21等に共通に供給さ
れる。例えば,1クロックが１画素に対応する。
は,A/D変換器31や各処理モジュール21等に共通に供給さ
れる。例えば,1クロックが１画素に対応する。
テレビカメラ30から入力された画像信号は,1つの基本
色について,A/D変換器31によってアナログ信号から例え
ば８ビットのディジタル信号（画像データ）に変換され
る。制御信号発生回路13は，画像データに対応して，垂
直同期信号および水平同期信号の２本の制御信号を発生
させる。これらの信号は，ネットワーク回路14を介して
接続されている処理モジュール21に流される。
色について,A/D変換器31によってアナログ信号から例え
ば８ビットのディジタル信号（画像データ）に変換され
る。制御信号発生回路13は，画像データに対応して，垂
直同期信号および水平同期信号の２本の制御信号を発生
させる。これらの信号は，ネットワーク回路14を介して
接続されている処理モジュール21に流される。
制御装置10は，入力画像に対して，それまでと異なる
種類の画像処理を行う場合，ネットワークの切り換え制
御のため，第２図に示す〜の処理を行う。
種類の画像処理を行う場合，ネットワークの切り換え制
御のため，第２図に示す〜の処理を行う。
まず制御信号発生回路13に対し，制御信号の発生停
止を指示する。
止を指示する。
第１図に示すスリーステードゲート19をオープン状
態にし，ネットワーク回路14の出力をインアクティブに
する。
態にし，ネットワーク回路14の出力をインアクティブに
する。
ネットワーク回路14に対する接続情報の設定を行う
とともに，必要となる各処理モジュール21に，遅延時間
の設定その他のパラメータの設定を行う。
とともに，必要となる各処理モジュール21に，遅延時間
の設定その他のパラメータの設定を行う。
接続に関係する各処理モジュール21のパイプライン
レジスタ中のデータがすべてなくなるまで待つ。
レジスタ中のデータがすべてなくなるまで待つ。
ネットワーク回路14のスリーステードゲート19を元
に戻す。
に戻す。
制御信号発生回路13に制御信号の発生を指示する。
以後，新しい接続構成のもとで，画像処理が行われるこ
とになる。
以後，新しい接続構成のもとで，画像処理が行われるこ
とになる。
次に第３図に従って，接続切り換えの具体例を説明す
る。
る。
第３図（イ）は，動画像をスルーで出している切り換
え前の状態であって，入力モジュール40と出力モジュー
ル41の２つの処理モジュールが接続されている状態を示
している。
え前の状態であって，入力モジュール40と出力モジュー
ル41の２つの処理モジュールが接続されている状態を示
している。
第３図（ロ）は，切り換え後の接続を示している。論
理フィルタモジュール42で対象物体の輪郭を抽出した後
に，投影モジュール43でその周囲長を求めるような画像
処理を行うようになっている。
理フィルタモジュール42で対象物体の輪郭を抽出した後
に，投影モジュール43でその周囲長を求めるような画像
処理を行うようになっている。
論理フィルタモジュール42は，例えば第３図（ハ）に
示すように，論理フィルタ演算回路46,47と,nτ時間だ
け制御信号を遅延させるディレイ回路44,45と，論理フ
ィルタの処理回数を選択するためのセレクタ48,49等か
ら構成される。また，投影モジュール43は，例えば第３
図（ニ）に示すように，ネットワークから流れてきた画
像データについての投影量を算出する演算回路50と，高
速化を図るためのダブルバッファメモリとして用意され
たA,Bの２つの結果メモリ51,52と，結果メモリの出力を
選択するセレクタ53等から構成される。セレクタ53によ
る選択の切り換えは,CPUからA,Bバンクの一方を指定す
ることによって，垂直同期信号の立ち下がりに同期して
行われる。
示すように，論理フィルタ演算回路46,47と,nτ時間だ
け制御信号を遅延させるディレイ回路44,45と，論理フ
ィルタの処理回数を選択するためのセレクタ48,49等か
ら構成される。また，投影モジュール43は，例えば第３
図（ニ）に示すように，ネットワークから流れてきた画
像データについての投影量を算出する演算回路50と，高
速化を図るためのダブルバッファメモリとして用意され
たA,Bの２つの結果メモリ51,52と，結果メモリの出力を
選択するセレクタ53等から構成される。セレクタ53によ
る選択の切り換えは,CPUからA,Bバンクの一方を指定す
ることによって，垂直同期信号の立ち下がりに同期して
行われる。
第３図（イ）に示す状態における垂直同期信号のタイ
ムチャートは，第３図（ホ）図示のようになっている。
ここで，第３図（ロ）図示のように切り換えを行うと
き，制御信号の発生を停止させる。これにより，垂直同
期信号は，第３図（ヘ）に示すタイムチャートのように
なる。この状態では，各処理モジュールに対して，アク
ティブ状態の制御信号は流れてこない。
ムチャートは，第３図（ホ）図示のようになっている。
ここで，第３図（ロ）図示のように切り換えを行うと
き，制御信号の発生を停止させる。これにより，垂直同
期信号は，第３図（ヘ）に示すタイムチャートのように
なる。この状態では，各処理モジュールに対して，アク
ティブ状態の制御信号は流れてこない。
しかし，この時点ですぐに，論理フィルタモジュール
42および投影モジュール43の接続を行うと，論理フィル
タモジュール42にあるディレイ回路44,45内から信号が
流れ出し,nτの時間だけ制御信号の状態を保証すること
ができなくなる。
42および投影モジュール43の接続を行うと，論理フィル
タモジュール42にあるディレイ回路44,45内から信号が
流れ出し,nτの時間だけ制御信号の状態を保証すること
ができなくなる。
これを防ぐために，ネットワーク回路の出力部分に設
けられたゲートをオープン状態にする。これによって，
ネットワークの設定を行ったり，論理フィルタの設定を
行ったりしても，投影モジュール43のように，垂直同期
信号に同期して動作するモジュールが誤動作する心配が
なくなる。
けられたゲートをオープン状態にする。これによって，
ネットワークの設定を行ったり，論理フィルタの設定を
行ったりしても，投影モジュール43のように，垂直同期
信号に同期して動作するモジュールが誤動作する心配が
なくなる。
この状態で,nτ時間経過するのを待つことにより，デ
ィレイ回路内のデータがすべて出されて，システム内に
誤った信号が流れる心配がなくなる。その後に，ネット
ワークの設定を行うとともに，出力を抑止していたゲー
トを元に戻す。最後に制御信号を発生させ，システムを
動作状態にする。
ィレイ回路内のデータがすべて出されて，システム内に
誤った信号が流れる心配がなくなる。その後に，ネット
ワークの設定を行うとともに，出力を抑止していたゲー
トを元に戻す。最後に制御信号を発生させ，システムを
動作状態にする。
以上説明したように，本発明によれば，簡単な構成
で，ネットワーク設定の前後においても，正しく画像の
処理を行うことができるようになり，自由度の高い構造
可変パイプライン型の画像処理装置を効率よく利用でき
るようになる。
で，ネットワーク設定の前後においても，正しく画像の
処理を行うことができるようになり，自由度の高い構造
可変パイプライン型の画像処理装置を効率よく利用でき
るようになる。
第１図は本発明の構成例， 第２図は本発明の一実施例による制御を説明するための
図， 第３図は本発明の一実施例による接続切り換えの例， 第４図は従来のパイプライン型画像処理装置の例， 第５図は処理モジュールの接続例， 第６図は従来装置における画像データと制御信号の説明
図， 第７図は従来装置による信号のタイムチャート， 第８図は従来方式の問題点を説明するための図を示す。 図中,10は制御装置,11はCPU,12は入力部,13は制御信号
発生回路,14はネットワーク回路,15は接続制御レジス
タ,16はスイッチ,17は出力制御レジスタ,18は出力抑制
回路,19はスリーステートゲート,20は出力部,21は処理
モジュールを表す。
図， 第３図は本発明の一実施例による接続切り換えの例， 第４図は従来のパイプライン型画像処理装置の例， 第５図は処理モジュールの接続例， 第６図は従来装置における画像データと制御信号の説明
図， 第７図は従来装置による信号のタイムチャート， 第８図は従来方式の問題点を説明するための図を示す。 図中,10は制御装置,11はCPU,12は入力部,13は制御信号
発生回路,14はネットワーク回路,15は接続制御レジス
タ,16はスイッチ,17は出力制御レジスタ,18は出力抑制
回路,19はスリーステートゲート,20は出力部,21は処理
モジュールを表す。
Claims (1)
- 【請求項１】画像処理に関する演算を実行する複数の処
理モジュールと， これらの処理モジュール間をパイプライン結合させるネ
ットワーク回路と， このネットワーク回路に前記各処理モジュールの接続関
係を設定する制御装置とを少なくとも備え， 前記ネットワーク回路は， 前記各処理モジュールの出力と入力との接続を，前記制
御装置からの設定によって切り換えるスイッチ手段と， 前記各処理モジュールへの出力部分に，出力状態をイン
アクティブにする出力抑止回路と， 該出力抑止回路に出力状態をインアクティブにすること
を指示する制御信号を，設定されたデータに従って与え
る出力制御レジスタとを備え， 前記制御装置は， 前記ネットワーク回路への接続関係の設定にあたって，
前記出力制御レジスタに前記出力抑止回路を操作するデ
ータを設定し，少なくとも接続される処理モジュールの
パイプライン遅延に関係する間，前記ネットワーク回路
の出力を抑止する制御を行う手段を備えた ことを特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142656A JP2552710B2 (ja) | 1988-06-09 | 1988-06-09 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142656A JP2552710B2 (ja) | 1988-06-09 | 1988-06-09 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01311378A JPH01311378A (ja) | 1989-12-15 |
| JP2552710B2 true JP2552710B2 (ja) | 1996-11-13 |
Family
ID=15320439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63142656A Expired - Lifetime JP2552710B2 (ja) | 1988-06-09 | 1988-06-09 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2552710B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3527418B2 (ja) * | 1998-08-31 | 2004-05-17 | 本田技研工業株式会社 | 金属ｖベルト |
| KR20050118224A (ko) * | 2003-04-03 | 2005-12-15 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 프로세싱 시스템 및 집적 회로 |
| JP4683623B2 (ja) * | 2005-05-10 | 2011-05-18 | 株式会社ディジタルメディアプロフェッショナル | 幾何演算装置 |
| JP2006318315A (ja) * | 2005-05-13 | 2006-11-24 | Hiroshima Pref Gov | 画像処理パイプライン回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131122A (ja) * | 1984-11-30 | 1986-06-18 | Fujitsu Ltd | 並列パイプライン処理装置 |
| JPS62138973A (ja) * | 1985-12-11 | 1987-06-22 | Fujitsu Ltd | パイプラインマルチ接続制御方式 |
-
1988
- 1988-06-09 JP JP63142656A patent/JP2552710B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01311378A (ja) | 1989-12-15 |
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