JP2555124B2 - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JP2555124B2 JP2555124B2 JP63024030A JP2403088A JP2555124B2 JP 2555124 B2 JP2555124 B2 JP 2555124B2 JP 63024030 A JP63024030 A JP 63024030A JP 2403088 A JP2403088 A JP 2403088A JP 2555124 B2 JP2555124 B2 JP 2555124B2
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- JP
- Japan
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- status
- alu
- instruction
- output
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、画像処理装置に係り、特にメモリの小型
化、処理の高速化を図る技術に関する。
化、処理の高速化を図る技術に関する。
第３図は従来の画像処理装置の一例を示すものであ
る。この装置は、複数のALU（演算処理装置）1,2、ALU
1,2に対する複数の命令を書き込んだマイクロプログラ
ムメモリ３、ALU1,2が出力するステータスを選択するス
テータスセレクタ４、コンディションレジスタ５、マイ
クロプログラムメモリ３から入力されるシーケンサ命令
（Is）等に基づきアドレス計算を行なってマイクロプロ
グラムメモリ３に出力するシーケンサ６からなってい
る。
る。この装置は、複数のALU（演算処理装置）1,2、ALU
1,2に対する複数の命令を書き込んだマイクロプログラ
ムメモリ３、ALU1,2が出力するステータスを選択するス
テータスセレクタ４、コンディションレジスタ５、マイ
クロプログラムメモリ３から入力されるシーケンサ命令
（Is）等に基づきアドレス計算を行なってマイクロプロ
グラムメモリ３に出力するシーケンサ６からなってい
る。
かかる画像処理装置にあっては、シーケンサ６がマイ
クロプログラムメモリ３に対して出力するアドレスに応
じて、該当する番地の命令がマイクロプログラムメモリ
３から各ALU1,2に対して出力され、各ALU1,2はこの命令
に従って演算処理を実行する。
クロプログラムメモリ３に対して出力するアドレスに応
じて、該当する番地の命令がマイクロプログラムメモリ
３から各ALU1,2に対して出力され、各ALU1,2はこの命令
に従って演算処理を実行する。
ここで、シーケンサ６が出力するアドレスに応じたマ
イクロプログラムメモリ３の内容が、例えば条件つきジ
ャンプである場合には、ALU1,2から出力されるキャリー
出力、ゼロフラグ等のステータスの１つがステータスセ
レクタ４により選択されコンディションレジスタ５に出
力される。一方、シーケンサ６はマイクロプログラムメ
モリ３よりシーケンサ命令（Is）を入力しており、ジャ
ンプ命令やブランチ命令等を入力した場合には前記コン
ディション入力に応じてアドレス計算を行ない、該計算
結果をマイクロプログラムメモリ３へ出力してプログラ
ムの流れを制御するようになっている。ここで、マイク
ロプログラムメモリ３に格納される命令内容としては例
えば第４図に示すようなものがある。これは濃度THで与
えられる領域の面積を４つのALU1,2,3,4を用いて求める
場合の命令の一部を示すもので、簡単に内容を説明する
と、０番地はALU2,3,4の初期化（Ｑ＝０）、１番地は画
面全体を走査するためのループ回数の設定、２番地はAL
U1に対する画像メモリの内容（VR）と濃度（TH）との比
較命令、（この場合、例えばＱ＝VR−TH＝０で“1"を出
力させるゼロフラグをコンディションとする）、３番地
はコンディションが“1"なら６番地にジャンプ、コンデ
ィションが“0"なら（VR≠THなら）次番地へ進ませる命
令、４番地は２番地へのループ命令、５番地および７番
地はホールド文（一時停止）または次の処理へ進む命令
が記述され、６番地はALU2にＱ＝Ｑ＋１、ALU3にＱ＝Ｑ
＋Xcアドレス、ALU4にＱ＝Ｑ＋Ycアドレスを演算させ、
ループ回数だけ２番地へ戻る命令が記述されている。
尚、図中の符号NOPは各ALUに対して動作してはならない
ことを命令するものである。また、Xcアドレス、Ycアド
レスの更新は別の命令で同時に実行する。
イクロプログラムメモリ３の内容が、例えば条件つきジ
ャンプである場合には、ALU1,2から出力されるキャリー
出力、ゼロフラグ等のステータスの１つがステータスセ
レクタ４により選択されコンディションレジスタ５に出
力される。一方、シーケンサ６はマイクロプログラムメ
モリ３よりシーケンサ命令（Is）を入力しており、ジャ
ンプ命令やブランチ命令等を入力した場合には前記コン
ディション入力に応じてアドレス計算を行ない、該計算
結果をマイクロプログラムメモリ３へ出力してプログラ
ムの流れを制御するようになっている。ここで、マイク
ロプログラムメモリ３に格納される命令内容としては例
えば第４図に示すようなものがある。これは濃度THで与
えられる領域の面積を４つのALU1,2,3,4を用いて求める
場合の命令の一部を示すもので、簡単に内容を説明する
と、０番地はALU2,3,4の初期化（Ｑ＝０）、１番地は画
面全体を走査するためのループ回数の設定、２番地はAL
U1に対する画像メモリの内容（VR）と濃度（TH）との比
較命令、（この場合、例えばＱ＝VR−TH＝０で“1"を出
力させるゼロフラグをコンディションとする）、３番地
はコンディションが“1"なら６番地にジャンプ、コンデ
ィションが“0"なら（VR≠THなら）次番地へ進ませる命
令、４番地は２番地へのループ命令、５番地および７番
地はホールド文（一時停止）または次の処理へ進む命令
が記述され、６番地はALU2にＱ＝Ｑ＋１、ALU3にＱ＝Ｑ
＋Xcアドレス、ALU4にＱ＝Ｑ＋Ycアドレスを演算させ、
ループ回数だけ２番地へ戻る命令が記述されている。
尚、図中の符号NOPは各ALUに対して動作してはならない
ことを命令するものである。また、Xcアドレス、Ycアド
レスの更新は別の命令で同時に実行する。
ところで、かかる従来の画像処理装置にあっては、各
ALUについてマイクロプログラム３のアドレスを共通と
してシーケンサ６によりアドレス計算を行なうようにし
ているため、画像処理のように分岐が多岐にわたるよう
な処理においては、分岐のための処理時間が長くなり、
また、命令内容がシーケンス命令やある一つのALUに対
する動作命令であったとしても、同時に他のALUに対す
る非動作命令（NOP）を必要とし、必然的にメモリ容量
を増大しなければならないという問題がある。
ALUについてマイクロプログラム３のアドレスを共通と
してシーケンサ６によりアドレス計算を行なうようにし
ているため、画像処理のように分岐が多岐にわたるよう
な処理においては、分岐のための処理時間が長くなり、
また、命令内容がシーケンス命令やある一つのALUに対
する動作命令であったとしても、同時に他のALUに対す
る非動作命令（NOP）を必要とし、必然的にメモリ容量
を増大しなければならないという問題がある。
そこで、本発明の目的は、画像処理のように複数のAL
Uを用いる処理であって、かつ分岐が多岐にわたるよう
な処理を行なう装置において使用するメモリのメモリ容
量をより小さくするとともに処理の高速化を図ることが
できるようにすることにある。
Uを用いる処理であって、かつ分岐が多岐にわたるよう
な処理を行なう装置において使用するメモリのメモリ容
量をより小さくするとともに処理の高速化を図ることが
できるようにすることにある。
前記目的を達成して従来技術の問題点を解決するた
め、本発明に係る画像処理装置は、ALUと、該ALUに対す
る複数の命令を格納したインストラクションレジスタ
と、該インストラクションレジスタから命令を読み出し
て前記ALUに入力するセレクタと、該セレクタを制御す
るステータスコントローラとで構成したプセッサ装置を
複数設け、該複数のプロセッサ装置間に共通のステータ
スバスを設け、各ALUの出力ステータスを同一プロセッ
サ装置内のステータスコントローラを介して当該ステー
タスバスに出力可能とするとともに該ステータスバスを
介して各ステータスコントローラに他のプロセッサ装置
内のALUの出力ステータスを入力可能とするように、ス
テータスバスと各ステータスコントローラとを接続し、
前記セレクタは上記ステータスコントローラに入力され
たステータスに基づき、前記インストラクションレジス
タ内の命令を選択しこれを前記ALUに入力する構成とし
た。
め、本発明に係る画像処理装置は、ALUと、該ALUに対す
る複数の命令を格納したインストラクションレジスタ
と、該インストラクションレジスタから命令を読み出し
て前記ALUに入力するセレクタと、該セレクタを制御す
るステータスコントローラとで構成したプセッサ装置を
複数設け、該複数のプロセッサ装置間に共通のステータ
スバスを設け、各ALUの出力ステータスを同一プロセッ
サ装置内のステータスコントローラを介して当該ステー
タスバスに出力可能とするとともに該ステータスバスを
介して各ステータスコントローラに他のプロセッサ装置
内のALUの出力ステータスを入力可能とするように、ス
テータスバスと各ステータスコントローラとを接続し、
前記セレクタは上記ステータスコントローラに入力され
たステータスに基づき、前記インストラクションレジス
タ内の命令を選択しこれを前記ALUに入力する構成とし
た。
本発明によれば、各ALUに対応してインストラクショ
ンレジスタが存在し、各インストラクションレジスタに
格納された命令は、同一プロセッサ装置内のセレクタに
よりステータスコントローラに入力されたステータスに
応じて選択され、これをALUに入力するので、各プロセ
ッサ装置ごとに異なる命令をALUに対して与えることが
できる。従って、各インストラクションレジスタに格納
する命令は、該インストラクションレジスタに対応する
ALUに対する命令だけで良いことになる。
ンレジスタが存在し、各インストラクションレジスタに
格納された命令は、同一プロセッサ装置内のセレクタに
よりステータスコントローラに入力されたステータスに
応じて選択され、これをALUに入力するので、各プロセ
ッサ装置ごとに異なる命令をALUに対して与えることが
できる。従って、各インストラクションレジスタに格納
する命令は、該インストラクションレジスタに対応する
ALUに対する命令だけで良いことになる。
以下、添付図面に基づいて本発明に係る画像処理装置
の実施例を説明する。
の実施例を説明する。
第１図は本発明に係る画像処理装置の一例を示すもの
である。
である。
同図において10,20,30,40はプロセッサ装置であり、
各プロセッサ装置10,20,30,40はそれぞれALU11,21,31,4
1、該ALU11,21,31,41に対する命令群を書き込まれたイ
ンストラクションレジスタ12,22,32,42、命令を選択す
るセレクタ13,23,33,43、ステータスコントローラ14,2
4,34,44から構成され、各ステータスコントローラ14,2
4,34,44はそれぞれ対応するALU11,21,31,41の出力ステ
ータスを入力してステータスバス50に出力する一方、該
ステータスバス50から他のプロセッサ装置内のALU出力
ステータスを入力できるようになっている。そして、各
セレクタ13,23,33,43はそれぞれについて対応して存在
するステータスコントローラ14,24,34,44に入力された
自他ALU11,21,31,41のステータスに応じてインストラク
ションレジスタ12,22,32,42内の命令を選択し、対応す
るALU11,21,31,41に入力する。尚、51はデータバスであ
る。
各プロセッサ装置10,20,30,40はそれぞれALU11,21,31,4
1、該ALU11,21,31,41に対する命令群を書き込まれたイ
ンストラクションレジスタ12,22,32,42、命令を選択す
るセレクタ13,23,33,43、ステータスコントローラ14,2
4,34,44から構成され、各ステータスコントローラ14,2
4,34,44はそれぞれ対応するALU11,21,31,41の出力ステ
ータスを入力してステータスバス50に出力する一方、該
ステータスバス50から他のプロセッサ装置内のALU出力
ステータスを入力できるようになっている。そして、各
セレクタ13,23,33,43はそれぞれについて対応して存在
するステータスコントローラ14,24,34,44に入力された
自他ALU11,21,31,41のステータスに応じてインストラク
ションレジスタ12,22,32,42内の命令を選択し、対応す
るALU11,21,31,41に入力する。尚、51はデータバスであ
る。
次に、画像メモリ内に格納された画像信号VRに基づ
き、濃度THで与えられる画像領域の面積Ｑ（Ｑ＝VR−T
H）と重心座標を求める場合の処理過程を例にとって、
本装置の動作を説明する。初期状態としてプロセッサ装
置20,30,40におけるＱの値はクリアされているものとす
る。
き、濃度THで与えられる画像領域の面積Ｑ（Ｑ＝VR−T
H）と重心座標を求める場合の処理過程を例にとって、
本装置の動作を説明する。初期状態としてプロセッサ装
置20,30,40におけるＱの値はクリアされているものとす
る。
まず各プロセッサ装置10,20,30,40の設定について説
明する。
明する。
プロセッサ装置10は画像データVRを順次入力して画像
濃度THとの比較を行なう。インストラクションレジスタ
12内の命令はＱ＝VR−THに固定されており、VR≠THの場
合には“0"、VR＝THの場合には“1"なるフラグ（ゼロフ
ラグ）がALU11から出力される。このゼロフラグはステ
ータスコントローラ14を通してステータスバス50に出力
される。
濃度THとの比較を行なう。インストラクションレジスタ
12内の命令はＱ＝VR−THに固定されており、VR≠THの場
合には“0"、VR＝THの場合には“1"なるフラグ（ゼロフ
ラグ）がALU11から出力される。このゼロフラグはステ
ータスコントローラ14を通してステータスバス50に出力
される。
プロセッサ装置20のALU21に対する命令は“NOP"と
“Ｑ＝Ｑ＋1"であり、ステータスバス50からステータス
コントローラ24に入力した値が“0"の場合は“NOP"が選
択され、“1"の場合は“Ｑ＝Ｑ＋1"が選択される。
“Ｑ＝Ｑ＋1"であり、ステータスバス50からステータス
コントローラ24に入力した値が“0"の場合は“NOP"が選
択され、“1"の場合は“Ｑ＝Ｑ＋1"が選択される。
プロセッサ30,40のALU31,41に対する命令はステータ
スバス50の値“0"、“1"に応じてそれぞれ“NOP"、“Ｑ
＝Ｑ＋D"となっており、ALU31のデータ入力は画像デー
タのＸ座標、ALU41のデータ入力は画像データのＹ座標
となっている。
スバス50の値“0"、“1"に応じてそれぞれ“NOP"、“Ｑ
＝Ｑ＋D"となっており、ALU31のデータ入力は画像デー
タのＸ座標、ALU41のデータ入力は画像データのＹ座標
となっている。
かかる設定下において、画像データVRが第２図に示す
ようなものである場合、画像アドレスがＸ＝１〜３、Ｙ
＝１の場合、画像データはTH以下なので各プロセッサ装
置10,20,30,40は“NOP"動作となりＱは変化しない。Ｘ
＝４、Ｙ＝１のとき画像データはTHになりプロセッサ装
置10からのステータスバス50への出力が“0"から“1"へ
と変化する。するとプロセッサ装置20は“Ｑ＝Ｑ＋1"を
実行しプロセッサ装置30,40はＱ＝Ｑ＋Ｄとなる。次に
Ｘ＝５、Ｙ＝１となると画像データはTH以下となりステ
ータスバス50の値は“0"となりプロセッサ装置20,30,40
の動作は再び“NOP"となる。以後同様にして全画面のデ
ータに対して動作する。プロセッサ装置30へはＸ座標
が、プロセッサ装置40へはＹ座標がそのデータ入力とし
て与えられているのでプロセッサ装置30,40は、画像デ
ータがTHより大きいドットのΣXi,ΣYiを計算すること
になる。またプロセッサ装置20は画像データがTHより大
きいドットの個数をカウントする。かかる作動の結果、
濃度THの画像面積等が計算されることになる。
ようなものである場合、画像アドレスがＸ＝１〜３、Ｙ
＝１の場合、画像データはTH以下なので各プロセッサ装
置10,20,30,40は“NOP"動作となりＱは変化しない。Ｘ
＝４、Ｙ＝１のとき画像データはTHになりプロセッサ装
置10からのステータスバス50への出力が“0"から“1"へ
と変化する。するとプロセッサ装置20は“Ｑ＝Ｑ＋1"を
実行しプロセッサ装置30,40はＱ＝Ｑ＋Ｄとなる。次に
Ｘ＝５、Ｙ＝１となると画像データはTH以下となりステ
ータスバス50の値は“0"となりプロセッサ装置20,30,40
の動作は再び“NOP"となる。以後同様にして全画面のデ
ータに対して動作する。プロセッサ装置30へはＸ座標
が、プロセッサ装置40へはＹ座標がそのデータ入力とし
て与えられているのでプロセッサ装置30,40は、画像デ
ータがTHより大きいドットのΣXi,ΣYiを計算すること
になる。またプロセッサ装置20は画像データがTHより大
きいドットの個数をカウントする。かかる作動の結果、
濃度THの画像面積等が計算されることになる。
以上説明したように、本発明に係る画像処理装置によ
れば、各ALUに対応して、インストラクションレジスタ
を設け、各インストラクションレジスタに格納された命
令を、同一プロセッサ装置内のステータスコントローラ
およびセレクタを介して自他のALUの出力ステータスに
応じて選択させるようにしたから、各プロセッサ装置ご
とに異なる命令をそれぞれのALUに対して与えることが
できる。従って、各インストラクションレジスタに格納
する命令は、同一プロセッサ装置内のALUに対する必要
最小限の命令だけで良いことになり、メモリ容量はかな
り小さくできるとともに、プログラム切り替えのための
時間が不要となるので処理の高速化を実現することがで
きる。
れば、各ALUに対応して、インストラクションレジスタ
を設け、各インストラクションレジスタに格納された命
令を、同一プロセッサ装置内のステータスコントローラ
およびセレクタを介して自他のALUの出力ステータスに
応じて選択させるようにしたから、各プロセッサ装置ご
とに異なる命令をそれぞれのALUに対して与えることが
できる。従って、各インストラクションレジスタに格納
する命令は、同一プロセッサ装置内のALUに対する必要
最小限の命令だけで良いことになり、メモリ容量はかな
り小さくできるとともに、プログラム切り替えのための
時間が不要となるので処理の高速化を実現することがで
きる。
第１図は本発明に係る画像処理装置の一例を示すブロッ
ク図、第２図は画像データの一例を示す図、第３図は従
来の画像処理装置の一例を示すブロック図、第４図は従
来のマイクロプログラムメモリに書き込まれた命令の一
例を示す図表である。 10,20,30,40……プロセッサ装置 11,21,31,41……ALU 12,22,32,42……インストラクションレジスタ 13,23,33,43……セレクタ 14,24,34,44……ステータスコントローラ
ク図、第２図は画像データの一例を示す図、第３図は従
来の画像処理装置の一例を示すブロック図、第４図は従
来のマイクロプログラムメモリに書き込まれた命令の一
例を示す図表である。 10,20,30,40……プロセッサ装置 11,21,31,41……ALU 12,22,32,42……インストラクションレジスタ 13,23,33,43……セレクタ 14,24,34,44……ステータスコントローラ
Claims (1)
- 【請求項１】ALUと、該ALUに対する複数の命令を格納し
たインストラクションレジスタと、 該インストラクションレジスタから命令を読み出して前
記ALUに入力するセレクタと、 該セレクタを制御するステータスコントローラとで構成
したプロセッサ装置を複数設け、該複数のプロセッサ装
置間に共通のステータスバスを設け、 各ALUの出力ステータスを同一プロセッサ装置内のステ
ータスコントローラを介して当該ステータスバスに出力
可能とするとともに該ステータスバスを介して各ステー
タスコントローラに他のプロセッサ装置内のALUの出力
ステータスを入力可能とするように、ステータスバスと
各ステータスコントローラとを接続し、 前記セレクタは上記ステータスコントローラに入力され
たステータスに基づき、前記インストラクションレジス
タ内の命令を選択しこれを前記ALUに入力することを特
徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63024030A JP2555124B2 (ja) | 1988-02-05 | 1988-02-05 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63024030A JP2555124B2 (ja) | 1988-02-05 | 1988-02-05 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01200483A JPH01200483A (ja) | 1989-08-11 |
| JP2555124B2 true JP2555124B2 (ja) | 1996-11-20 |
Family
ID=12127118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63024030A Expired - Lifetime JP2555124B2 (ja) | 1988-02-05 | 1988-02-05 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555124B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS556601A (en) * | 1978-06-19 | 1980-01-18 | Fujitsu Ltd | Multiprocessor system with control processor |
| JPS58222366A (ja) * | 1982-06-21 | 1983-12-24 | Hitachi Ltd | 並列演算装置 |
-
1988
- 1988-02-05 JP JP63024030A patent/JP2555124B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01200483A (ja) | 1989-08-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
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