KR100960148B1 - 데이터 프로세싱 회로 - Google Patents

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Abstract

데이터 프로세싱 회로는, 동작 제어 신호 및 메모리 제어 신호를 출력하는 제어 유닛과, 각각이 상기 메모리 제어 신호에 응답해서 명령을 출력하는 복수의 프로그램 메모리들, 그리고 각각이 상기 동작 제어 신호에 응답해서 상기 복수의 프로그램 메모리들로부터의 명령들 중 어느 하나를 선택적으로 수행하는 연산기들을 포함하여 동작 환경에 따라서 유연하게 동작 모드 변환이 가능하다.

Description

데이터 프로세싱 회로{DATA PROCESSING CIRCUIT}
본 발명은 데이터 프로세싱 회로에 관한 것으로, 좀 더 구체적으로는 병렬 프로세싱의 다중 모드를 동적으로 구현할 수 있는 데이터 프로세싱 회로에 관한 것이다.
현재의 반도체 집적 기술은 단일칩 또는 복수의 칩들 상에 복수의 프로세서들을 배열할 수 있다. 이러한 프로세서들의 병렬 어레이는 명령을 처리하는 방식에 따라서 SISD(Single Instruction stream Single Data stream), SIMD(Single Instruction stream Multiple Data stream), MISD(Multiple Instruction stream Single Data stream) 및 MIMD(Multiple Instruction stream Multiple Data stream) 등으로 구성될 수 있다.
SISD는 한번에 하나의 명령에 의해 하나의 데이터만을 처리할 수 있는 구조를 갖는다. SIMD는 하나의 제어 유닛의 제어에 따라서 복수의 연산 유닛들(또는 프로세서들)이 하나의 명령어를 동시에 수행되는 구조이다. 복수의 연산 유닛들은 명령어를 실행하는 과정에서 서로 다른 데이터들을 사용할 수 있다. SIMD 구조는 많은 연산 유닛들을 제어하기 위해 최소의 프로그램 메모리를 사용한다는 장점이 있으나 다양한 연산을 동시에 수행할 수는 없다.
MISD는 여러 프로세서들이 서로 다른 명령어를 처리하지만 처리하는 데이터는 하나인 구조이다. MIMD는 하나의 제어 유닛의 제어 따라서 복수의 연산 유닛들이 서로 다른 명령어와 데이터를 처리하는 구조이다. MIMD 구조는 복수의 연산 유닛들을 제어하기 위해서 프로그램 메모리의 크기가 커지는 단점이 있으나 다양한 연산을 동시에 수행할 수 있기 때문에 처리 효율은 높다.
최근에는 SIMD와 MIMD 구조를 결합한 다중 SIMD 구조도 제안된 바 있다. 다중 SIMD는 MIMD와 마찬가지로 복수의 프로그램 메모리들에서 각각 하나의 명령어를 읽어와서 복수의 연산 유닛들에서 서로 다른 데이터에 대한 연산을 수행하나, 복수의 연산 유닛들 내에 복수의 SIMD 연산 회로들을 포함하여, 하나의 연산 유닛 내에서 복수의 SIMD 연산 회로들에 의해서 동일한 연산이 수행된다, 이와 같은 다중 SIMD 구조는 MIMD 보다는 작은 크기의 프로그램 메모리를 사용하나 복수의 연산 유닛들을 동시에 제어해야 하므로 다양한 연산 수행에 제약이 따른다.
멀티 모드 병렬 프로세서 구조는 복수의 제어기들을 포함하여, 각각의 제어기가 대응하는 프로그램 메모리 및 연산기를 독립적으로 제어할 수 있는 구조를 갖는다. 그러나 연산기의 수만큼 제어기의 수가 필요하므로 하드웨어 크기가 증가하고, 전력 소비가 커지는 단점이 있다.
이와 같이 다양한 프로세서 구조들 각각은 장점도 있으나 또한 단점들도 내포한다. 그러므로 동작 환경에 따라서 유연하게 동작 모드 변환이 가능한 구조를 갖는 데이터 프로세싱 회로가 요구된다.
본 발명의 목적은 효율적으로 동작 모드 변환이 가능한 데이터 프로세싱 회로를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 데이터 프로세싱 회로는, 동작 제어 신호 및 메모리 제어 신호를 출력하는 제어 유닛과, 각각이 상기 메모리 제어 신호에 응답해서 명령을 출력하는 복수의 프로그램 메모리들, 그리고 각각이 상기 동작 제어 신호에 응답해서 상기 복수의 프로그램 메모리들로부터의 명령들 중 어느 하나를 선택적으로 수행하는 연산기들을 포함한다.
이 실시예에 있어서, 상기 복수의 연산기들 각각은, 상기 동작 제어 신호에 응답해서 메모리 선택 신호를 출력하는 연산 유닛, 그리고 상기 메모리 선택 신호에 응답해서 상기 복수의 프로그램 메모리들 중 어느 하나로부터 출력되는 명령을 상기 연산 유닛으로 제공하는 선택기를 포함하며, 상기 연산 유닛은 상기 선택기로부터의 명령을 수행한다.
이 실시예에 있어서, SIMD(Single Instruction stream Multiple Data stream) 모드일 때 상기 제어 유닛으로부터 출력되는 상기 동작 제어 신호는, SIMD 모드 신호 및 메모리 선택 제어 신호를 포함한다.
이 실시예에 있어서, 상기 복수의 연산기들 각각의 상기 연산 유닛은, 상기 복수의 프로그램 메모리들 중 상기 메모리 선택 제어 신호가 지정하는 프로그램 메 모리가 선택되도록 상기 메모리 선택 신호를 출력한다.
이 실시예에 있어서, MIMD(Multiple Instruction stream Multiple Data stream) 모드일 때 상기 제어 유닛으로부터 출력되는 상기 동작 제어 신호는 MIMD 모드 신호를 포함한다.
이 실시예에 있어서, 상기 복수의 연산기들 각각의 상기 연산 유닛은, 상기 복수의 프로그램 메모리들 중 다음 명령이 저장된 프로그램 메모리에 대한 메모리 정보를 저장하는 메모리 선택 레지스터를 포함한다.
이 실시예에 있어서, 상기 복수의 연산기들 각각의 상기 연산 유닛은, 상기 동작 제어 신호가 상기 MIMD 모드 신호일 때 상기 메모리 선택 레지스터에 저장된 상기 메모리 정보에 대응하는 상기 메모리 선택 신호를 출력한다.
이 실시예에 있어서, 상기 제어 유닛으로부터 출력되는 상기 메모리 제어 신호는 상기 프로그램 메모리들로부터 읽혀질 명령어가 저장된 어드레스를 포함한다.
이와 같은 본 발명의 데이터 프로세싱 회로는 동작 환경에 따라서 유연하게 동작 모드 변환이 가능한 구조를 갖는다.
이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 바람직한 실시에에 따른 데이터 프로세싱 회로를 보여주는 도면이다.
도 1을 참조하면, 데이터 프로세싱 회로(100)는 제어 유닛(110), 복수의 프로그램 메모리들(121-123), 복수의 연산기들(131-133) 그리고 버스(170)를 포함한다. 제어 유닛(111)은 프로그램 메모리들(121-123)을 제어하기 위한 메모리 제어 신호(MCTRL) 및 연산기들(131-133)을 제어하기 위한 동작 제어 신호(OCTRL)를 출력한다. 동작 제어 신호(OCTRL)는 동작 모드를 나타내며, 메모리 선택 제어 신호를 포함한다.
프로그램 메모리들(121-123) 각각은 제어 유닛(110)으로부터의 메모리 제어 신호(MCTRL)에 응답해서 명령어(CMD1-CMDM)를 출력한다. 명령어들(CMD1-CMDM) 각각은 연산기들(131-133)로 입력된다. 제어 유닛(110)으로부터의 메모리 제어 신호(MCTRL)는 프로그램 메모리들(121-123)로부터 읽혀질 명령어가 저장된 주소를 포함한다. 이 실시예에 있어서 프로그램 메모리들(121-123)은 M 개로 구성된다.
연산기들(131-133) 각각은 제어 유닛(110)으로부터의 동작 제어 신호(OCTRL)에 응답해서 복수의 프로그램 메모리들(121-123)로부터의 명령어들(CMD1-CMDM) 중 어느 하나를 선택적으로 수행한다. 이 실시예에서 연산기들(131-133)의 수는 N 개이다.
연산기(131)는 선택기(141)와 연산 유닛(151)을 포함하며, 연산기(132)는 선택기(142)와 연산 유닛(152)을 포함하며, 그리고 연산기(133)는 선택기(143)와 연산 유닛(153)을 포함한다.
연산 유닛들(151-153) 각각은 제어 유닛(110)으로부터의 동작 제어 신호(OCTRL)에 응답해서 메모리 선택 신호(MSEL1-MSELN)를 출력한다. 선택기들(141- 143) 각각은 연산 유닛들(151-153)에 대응하며, 대응하는 연산 유닛(151-153)으로부터 출력되는 메모리 선택 신호(MSEL1-MSELN)에 응답해서 복수의 프로그램 메모리들(121-123) 중 어느 하나로부터 출력되는 명령어를 대응하는 연산 유닛(151-153)으로 제공한다. 복수의 연산 유닛들(151-153) 각각은 대응하는 선택기(141-143)로부터 입력된 명령어를 수행한다.
연산 유닛들(151-153) 각각은 레지스터(161-163)를 포함한다. 레지스터들(161-163)은 다음에 수행될 명령이 저장된 프로그램 메모리의 정보를 저장한다. 레지스터들(161-163)의 구체적인 기능은 추후 상세히 설명된다. 도면에 도시되지는 않았으나, 연산 유닛들(151-153) 각각은 레지스터(161-163)뿐만 아니라 연산 기능을 수행하기 위한 산술 회로, 연산 결과를 저장하기 위한 레지스터 파일 등을 포함한다.
버스(170)는 연산 유닛들(151-153)을 상호 연결한다. 버스(170)는 신호 라인 또는 다양한 통신 네트워크로 변경되어 구성될 수 있다.
도 1에 도시된 데이터 프로세싱 회로(100)는 SIMD 모드 및 MIMD 모드로 선택적으로 동작할 수 있다. 도 2 및 도 3을 참조하여 데이터 프로세싱 회로(100)의 동작을 설명한다.
도 2는 도 1에 도시된 데이터 프로세싱 회로(100)가 SIMD 모드로 동작할 때 신호들의 값을 보여주는 도면이다.
도 2를 참조하면, 제어 유닛(110)으로부터 출력되는 동작 제어 신호(OCTRL)가 SIMD 모드를 나타낼 때, 연산 유닛들(151-153) 각각은 동작 제어 신호(OCTRL)에 포함된 메모리 선택 제어 신호(PM)에 대응하는 메모리 선택 신호(MSEL1-MSELN)를 출력한다. 예컨대, 선택 제어 신호(PM)가 프로그램 메모리(122)를 지정하는 경우 연산 유닛들(151-153) 각각은 프로그램 메모리(122)로부터 출력되는 명령어(SUB)가 선택되도록 메모리 선택 신호(MSEL1-MSELN)를 출력한다. 선택기들(141-143)은 대응하는 메모리 선택 신호(MSEL1-MSELN)에 응답해서 프로그램 메모리(122)로부터 출력되는 명령어(SUB)를 연산 유닛들(151-153)로 전달한다.
연산 유닛들(151-153)은 동일한 명령어(SUB)에 따라서 서로 다른 데이터에 대한 연산을 수행하게 된다. 즉, 데이터 프로세싱 회로(100)는 SIMD 모드로 동작한다.
도 3은 도 1에 도시된 데이터 프로세싱 회로(100)가 MIMD 모드로 동작할 때 신호들의 값을 보여주는 도면이다.
도 3을 참조하면, 제어 유닛(110)으로부터 출력되는 동작 제어 신호(OCTRL)가 MIMD 모드를 나타낼 때, 연산 유닛들(151-153) 각각은 레지스터(161-163)에 저장된 메모리 정보에 대응하는 메모리 선택 신호(MSEL1-MSELN)를 출력한다. 예컨대, 연산 유닛(151)은 이전 명령어에 대한 연산 결과, 다음 명령어가 프로그램 메모리(122)로부터 읽혀진 명령어일 경우 레지스터(161)에 프로그램 메모리(122)에 대응하는 메모리 정보를 저장한다. 연산 유닛(151)은 레지스터(161)에 저장된 메모리 정보에 따라서 프로그램 메모리(122)로부터 출력되는 명령어가 선택될 수 있도록 메모리 선택 신호(MSEL1)를 출력한다. 이와 같은 방법으로, 연산 유닛(152)은 프로그램 메모리(123)로부터 출력되는 명령어가 선택될 수 있도록 메모리 선택 신호(MSEL2)를 출력하고, 연산 유닛(153)은 프로그램 메모리(121)로부터 출력되는 명령어가 선택될 수 있도록 메모리 선택 신호(MSELN)를 출력한다.
선택기(141)는 메모리 선택 신호(MSEL1)에 응답해서 프로그램 메모리(122)로부터 출력되는 명령어(SUB)를 연산 유닛(151)으로 전달하고, 선택기(142)는 메모리 선택 신호(MSEL2)에 응답해서 프로그램 메모리(123)로부터 출력되는 명령어(AND)를 연산 유닛(152)으로 전달하고, 그리고 선택기(143)는 메모리 선택 신호(MSELN)에 응답해서 프로그램 메모리(121)로부터 출력되는 명령어(AND)를 연산 유닛(153)으로 전달한다.
연산 유닛들(151-153)은 서로 다른 명령어들(SUB, AND, ADD)에 따라서 서로 다른 데이터에 대한 연산을 수행하게 된다. 즉, 데이터 프로세싱 회로(100)는 MIMD 모드로 동작한다.
일반적으로 SIMD 구조는 병렬로 구성된 연산 유닛들이 동일한 연산을 수행한다. 연산 유닛마다 데이터에 따라서 서로 다른 연산을 수행하기 위해서는 모든 연산 유닛들이 동일한 연산을 수행한 후 필요한 값을 선택하는 과정이 요구된다. 이 경우 데이터의 종류가 다양해 질수록 병렬 연산으로 인한 효율이 저하된다.
MIMD 구조는 병렬로 구성된 연산 유닛들이 서로 다른 명령어를 수행하기 위해서 각각의 연산 유닛에서 필요한 명령어들을 모두 프로그램 메모리에 저장하고 있어야 하므로 프로그램 메모리의 크기가 커야 한다. 특히 멀티미디어 데이터를 MIMD 구조의 데이터 프로세싱 회로로 처리할 경우 프로그램 메모리의 크기가 부담되고, 전력 소모량도 증가하게 된다.
본 발명의 데이터 프로세싱 회로(100)는 하나의 제어 유닛(110), 복수의 프로그램 메모리들(121-123) 그리고 복수의 연산기들(131-133)을 포함하여, 프로그램 특성에 따라서 SIMD 모드 및 MIMD 모드 중 어느 하나로 선택적으로 동작할 수 있다. 예컨대, 동일한 연산을 반복적으로 수행해야 하는 경우 데이터 프로세싱 회로(100)는 SIMD 모드로 동작하며, 연산기들(131-133)이서로 다른 연산을 수행해야 하는 경우 MIMD 모드로 동작하되, 연산기들 마다 직접 명령어를 선택해서 동작할 수 있도록 함으로써 병렬 연산의 효율이 증대된다. 이 실시예에서 프로그램 메모리들(121-123)의 수는 M개 그리고 연산기들(131-133)의 수 N개로 설정되었으나 프로그램 메모리들 및 연산기들의 수는 다양하게 변경될 수 있다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
도 1은 본 발명의 바람직한 실시에에 따른 데이터 프로세싱 회로를 보여주는 도면이다.
도 2는 도 1에 도시된 데이터 프로세싱 회로가 SIMD 모드로 동작할 때 신호들의 값을 보여주는 도면이다.
도 3은 도 1에 도시된 데이터 프로세싱 회로가 MIMD 모드로 동작할 때 신호들의 값을 보여주는 도면이다.

Claims (8)

  1. 동작 제어 신호 및 메모리 제어 신호를 출력하는 제어 유닛과;
    각각이 상기 메모리 제어 신호에 응답해서 명령을 출력하는 복수의 프로그램 메모리들; 그리고
    각각이 상기 동작 제어 신호에 응답해서 상기 복수의 프로그램 메모리들로부터의 명령들 중 어느 하나를 선택적으로 수행하는 복수의 연산기들을 포함하되;
    상기 복수의 연산기들 각각은,
    상기 동작 제어 신호에 응답해서 메모리 선택 신호를 출력하는 연산 유닛; 그리고
    상기 메모리 선택 신호에 응답해서 상기 복수의 프로그램 메모리들 중 어느 하나로부터 출력되는 명령을 상기 연산 유닛으로 제공하는 선택기를 포함하고,
    상기 연산 유닛은 상기 선택기로부터 제공된 명령을 수행하는 것을 특징으로 하는 데이터 프로세싱 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    SIMD(Single Instruction stream Multiple Data stream) 모드일 때 상기 제어 유닛으로부터 출력되는 상기 동작 제어 신호는, SIMD 모드 신호 및 메모리 선택 제어 신호를 포함하는 것을 특징으로 하는 데이터 프로세싱 회로.
  4. 제 3 항에 있어서,
    상기 복수의 연산기들 각각의 상기 연산 유닛은,
    상기 복수의 프로그램 메모리들 중 상기 동작 제어 신호가 지정하는 프로그램 메모리가 선택되도록 상기 메모리 선택 신호를 출력하는 것을 특징으로 하는 데이터 프로세싱 회로.
  5. 제 1 항에 있어서,
    MIMD(Multiple Instruction stream Multiple Data stream) 모드일 때 상기 제어 유닛으로부터 출력되는 상기 동작 제어 신호는 MIMD 모드 신호를 포함하는 것을 특징으로 하는 데이터 프로세싱 회로.
  6. 제 5 항에 있어서,
    상기 복수의 연산기들 각각의 상기 연산 유닛은,
    상기 복수의 프로그램 메모리들 중 다음 명령이 저장된 프로그램 메모리에 대한 메모리 정보를 저장하는 메모리 선택 레지스터를 포함하는 것을 특징으로 하는 데이터 프로세싱 회로.
  7. 제 6 항에 있어서,
    상기 복수의 연산기들 각각의 상기 연산 유닛은,
    상기 동작 제어 신호가 상기 MIMD 모드 신호일 때 상기 메모리 선택 레지스터에 저장된 상기 메모리 정보에 대응하는 상기 메모리 선택 신호를 출력하는 것을 특징으로 하는 데이터 프로세싱 회로.
  8. 제 1 항에 있어서,
    상기 제어 유닛으로부터 출력되는 상기 메모리 제어 신호는 상기 프로그램 메모리들로부터 읽혀질 명령어가 저장된 어드레스를 포함하는 것을 특징으로 하는 데이터 프로세싱 회로.
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