JP3170599B2 - プログラマブルｌｓｉおよびその演算方法 - Google Patents
プログラマブルｌｓｉおよびその演算方法Info
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- JP3170599B2 JP3170599B2 JP02779797A JP2779797A JP3170599B2 JP 3170599 B2 JP3170599 B2 JP 3170599B2 JP 02779797 A JP02779797 A JP 02779797A JP 2779797 A JP2779797 A JP 2779797A JP 3170599 B2 JP3170599 B2 JP 3170599B2
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Description
【０００１】
【発明の属する技術分野】本発明は演算式をプログラマ
ブル（プログラム可能）なプログラマブルＬＳＩ（大規
模集積回路）およびその演算方法に関する。
ブル（プログラム可能）なプログラマブルＬＳＩ（大規
模集積回路）およびその演算方法に関する。
【０００２】
【従来の技術】従来この種ＬＳＩとしてはＦＰＧＡ（Ｆ
ｉｅｌｄ ＰｒｏｇｒａｍｍａｂｌｅＧａｔｅ Ａｒｒ
ａｙ）がよく知られている。ＦＰＧＡはプログラム可能
な複数の論理ユニットとこれらユニットを選択的に接続
するクロスバースイッチから構成されている。論理ユニ
ットはアンド（ＡＮＤ）、オア（ＯＲ）等の論理演算を
行う。
ｉｅｌｄ ＰｒｏｇｒａｍｍａｂｌｅＧａｔｅ Ａｒｒ
ａｙ）がよく知られている。ＦＰＧＡはプログラム可能
な複数の論理ユニットとこれらユニットを選択的に接続
するクロスバースイッチから構成されている。論理ユニ
ットはアンド（ＡＮＤ）、オア（ＯＲ）等の論理演算を
行う。
【０００３】なお、四則演算などを行う回路としてはＣ
ＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉ
ｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏ
ｃｅｓｓｏｒ）もしくは演算式に従って加減算器を組み
合わせ専用的に固定接続したＬＳＩが知られている。
ＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉ
ｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏ
ｃｅｓｓｏｒ）もしくは演算式に従って加減算器を組み
合わせ専用的に固定接続したＬＳＩが知られている。
【０００４】
【発明が解決しようとする課題】上記従来例の中でＦＰ
ＧＡは論理演算がよく行なわれ、数値演算は難しい。一
方、ＣＰＵやＤＳＰは数値演算は可能であるものの、数
値演算を規定した演算式はプログラムで規定されるの
で、演算式を変更するためにはプログラム全体を書き換
えるという手間が必要となる。また、加減算等の演算器
を組み合わせたＬＳＩは演算式の変更ができない、すな
わち、プログラマブルではないという欠点を有する。
ＧＡは論理演算がよく行なわれ、数値演算は難しい。一
方、ＣＰＵやＤＳＰは数値演算は可能であるものの、数
値演算を規定した演算式はプログラムで規定されるの
で、演算式を変更するためにはプログラム全体を書き換
えるという手間が必要となる。また、加減算等の演算器
を組み合わせたＬＳＩは演算式の変更ができない、すな
わち、プログラマブルではないという欠点を有する。
【０００５】そこで、本発明の目的は、上述の欠点に鑑
みて、数値演算式をプログラムするのに好適なプログラ
マブルＬＳＩおよびその演算方法を提供することにあ
る。
みて、数値演算式をプログラムするのに好適なプログラ
マブルＬＳＩおよびその演算方法を提供することにあ
る。
【０００６】
【課題を解決するための手段】このような目的を達成す
るために、請求項１の発明は演算内容が異なる複数の演
算回路をそれぞれが有し、演算の実行に供する演算回路
を指定する信号及び演算に使用するデータをプログラマ
ブルＬＳＩ外部から入力し、演算に使用するデータを入
力し、演算結果を出力する複数の演算ユニットと、前記
複数の演算ユニットを複数列或いは複数層構成に配列す
るように遺伝的アルゴリズムの手法を使用して定めた演
算式に従って相互に接続するための接続手段とを具えた
ことを特徴とする。
るために、請求項１の発明は演算内容が異なる複数の演
算回路をそれぞれが有し、演算の実行に供する演算回路
を指定する信号及び演算に使用するデータをプログラマ
ブルＬＳＩ外部から入力し、演算に使用するデータを入
力し、演算結果を出力する複数の演算ユニットと、前記
複数の演算ユニットを複数列或いは複数層構成に配列す
るように遺伝的アルゴリズムの手法を使用して定めた演
算式に従って相互に接続するための接続手段とを具えた
ことを特徴とする。
【０００７】請求項２の発明は、請求項１に記載のプロ
グラマブルＬＳＩにおいて、前記接続手段はクロスバー
スイッチであることを特徴とする。
グラマブルＬＳＩにおいて、前記接続手段はクロスバー
スイッチであることを特徴とする。
【０００８】
【０００９】
【００１０】請求項３の発明は、請求項１に記載のプロ
グラマブルＬＳＩにおいて、前記演算ユニットは外部か
ら与えられる演算の内容を指示する命令を記憶しておく
メモリを有し、該メモリに記憶された命令の指示する演
算の内容に対応して、前記複数の演算回路を選択するこ
とを特徴とする。
グラマブルＬＳＩにおいて、前記演算ユニットは外部か
ら与えられる演算の内容を指示する命令を記憶しておく
メモリを有し、該メモリに記憶された命令の指示する演
算の内容に対応して、前記複数の演算回路を選択するこ
とを特徴とする。
【００１１】請求項４の発明は、請求項３に記載のプロ
グラマブルＬＳＩにおいて、前記メモリは複数の前記命
令を記憶するための複数の記憶領域を有し、当該複数の
記憶領域から順次に前記命令を読み出し、当該読み出し
た命令に応じて選択された演算回路により演算を行うこ
とを特徴とする。
グラマブルＬＳＩにおいて、前記メモリは複数の前記命
令を記憶するための複数の記憶領域を有し、当該複数の
記憶領域から順次に前記命令を読み出し、当該読み出し
た命令に応じて選択された演算回路により演算を行うこ
とを特徴とする。
【００１２】請求項５の発明は、請求項１に記載のプロ
グラマブルＬＳＩにおいて、前記接続手段は前記複数の
演算ユニットをマトリクス形態で接続可能とすることを
特徴とする。
グラマブルＬＳＩにおいて、前記接続手段は前記複数の
演算ユニットをマトリクス形態で接続可能とすることを
特徴とする。
【００１３】請求項６の発明は、請求項１に記載のプロ
グラマブルＬＳＩにおいて、前記複数の演算ユニットを
ツリー構造で接続可能とすることを特徴とする。
グラマブルＬＳＩにおいて、前記複数の演算ユニットを
ツリー構造で接続可能とすることを特徴とする。
【００１４】請求項７の発明は、請求項６に記載のプロ
グラマブルＬＳＩにおいて、前記接続手段は前記ツリー
構造の階層数を可変設定することにより前記複数の演算
ユニットを選択的に接続することを特徴とする。
グラマブルＬＳＩにおいて、前記接続手段は前記ツリー
構造の階層数を可変設定することにより前記複数の演算
ユニットを選択的に接続することを特徴とする。
【００１５】請求項８の発明は、請求項７に記載のプロ
グラマブルＬＳＩにおいて、前記接続手段は前記ツリー
構造の各階層上に位置し、上または下の階層で隣接する
特定の演算ユニットからの演算結果を選択する選択回路
を有し、該選択回路により演算結果を選択することによ
り前記ツリー構造の階層数を可変設定することを特徴と
する。
グラマブルＬＳＩにおいて、前記接続手段は前記ツリー
構造の各階層上に位置し、上または下の階層で隣接する
特定の演算ユニットからの演算結果を選択する選択回路
を有し、該選択回路により演算結果を選択することによ
り前記ツリー構造の階層数を可変設定することを特徴と
する。
【００１６】請求項９の発明は、演算内容が異なる複数
の演算回路をそれぞれが有し、演算の実行に供する演算
回路を指定する信号及び演算に使用するデータをプログ
ラマブルＬＳＩ外部から入力し、演算に使用するデータ
を入力し、演算結果を出力する複数の演算ユニットと、
前記複数の演算ユニットを複数列或いは複数層構成に配
列するように遺伝的アルゴリズムの手法を使用して定め
た演算式に従って相互に接続するための接続回路とをＬ
ＳＩ化し、前記複数の演算ユニットで実行させる演算回
路および前記クロスバースイッチにより接続する演算ユ
ニットを前記演算式に従って指示することを特徴とす
る。
の演算回路をそれぞれが有し、演算の実行に供する演算
回路を指定する信号及び演算に使用するデータをプログ
ラマブルＬＳＩ外部から入力し、演算に使用するデータ
を入力し、演算結果を出力する複数の演算ユニットと、
前記複数の演算ユニットを複数列或いは複数層構成に配
列するように遺伝的アルゴリズムの手法を使用して定め
た演算式に従って相互に接続するための接続回路とをＬ
ＳＩ化し、前記複数の演算ユニットで実行させる演算回
路および前記クロスバースイッチにより接続する演算ユ
ニットを前記演算式に従って指示することを特徴とす
る。
【００１７】請求項１０の発明は、請求項９に記載のプ
ログラマブルＬＳＩの演算方法において、最上流の前記
演算ユニットに与える初期データを順次に変更すること
により予め定めた演算式の解を取得することを特徴とす
る。
ログラマブルＬＳＩの演算方法において、最上流の前記
演算ユニットに与える初期データを順次に変更すること
により予め定めた演算式の解を取得することを特徴とす
る。
【００１８】
【００１９】請求項１１の発明は、請求項９に記載のプ
ログラマブルＬＳＩの演算方法において、前記演算ユニ
ットのそれぞれは演算中および演算終了を示すフラグ情
報を演算状態に応じてセットし、該演算ユニットに接続
する下流側の演算ユニットは前記フラグに基づき接続の
上流側の演算結果を読み取ることを特徴とする。
ログラマブルＬＳＩの演算方法において、前記演算ユニ
ットのそれぞれは演算中および演算終了を示すフラグ情
報を演算状態に応じてセットし、該演算ユニットに接続
する下流側の演算ユニットは前記フラグに基づき接続の
上流側の演算結果を読み取ることを特徴とする。
【００２０】請求項１２の発明は、請求項９に記載のプ
ログラマブルＬＳＩの演算方法において、前記複数の演
算回ユニットの各々は演算の内容を指示する命令を記憶
しておくメモリを有し、該メモリに記憶された命令の指
示する演算の内容に対応して、前記複数の演算回路を選
択することを特徴とする。
ログラマブルＬＳＩの演算方法において、前記複数の演
算回ユニットの各々は演算の内容を指示する命令を記憶
しておくメモリを有し、該メモリに記憶された命令の指
示する演算の内容に対応して、前記複数の演算回路を選
択することを特徴とする。
【００２１】請求項１３の発明は、請求項９に記載のプ
ログラマブルＬＳＩの演算方法において、前記メモリは
複数の前記命令を記憶するための複数の記憶領域を有
し、当該複数の記憶領域から順次に前記命令を読み出
し、選択された演算器により演算を行うことを特徴とす
る。
ログラマブルＬＳＩの演算方法において、前記メモリは
複数の前記命令を記憶するための複数の記憶領域を有
し、当該複数の記憶領域から順次に前記命令を読み出
し、選択された演算器により演算を行うことを特徴とす
る。
【００２２】請求項１４の発明は、請求項９に記載のプ
ログラマブルＬＳＩの演算方法において、前記接続回路
は前記複数の演算ユニットをマトリクス形態で接続可能
とすることを特徴とする。
ログラマブルＬＳＩの演算方法において、前記接続回路
は前記複数の演算ユニットをマトリクス形態で接続可能
とすることを特徴とする。
【００２３】請求項１５の発明は、請求項９に記載のプ
ログラマブルＬＳＩの演算方法において、前記複数の演
算ユニットをツリー構造で接続可能とすることを特徴と
する。
ログラマブルＬＳＩの演算方法において、前記複数の演
算ユニットをツリー構造で接続可能とすることを特徴と
する。
【００２４】請求項１６の発明は、請求項１５に記載の
プログラマブルＬＳＩの演算方法において、前記接続回
路は前記ツリー構造の階層数を可変設定することにより
前記複数の演算回路を選択的に接続することを特徴とす
る。
プログラマブルＬＳＩの演算方法において、前記接続回
路は前記ツリー構造の階層数を可変設定することにより
前記複数の演算回路を選択的に接続することを特徴とす
る。
【００２５】請求項１７の発明は、請求項１６に記載の
プログラマブルＬＳＩの演算方法において、前記接続手
段は前記ツリー構造の各階層上に位置し、上または下の
階層で隣接する特定の演算回路からの演算結果を選択す
る選択回路を有し、該選択回路により演算結果を選択す
ることにより前記ツリー構造の階層数を可変設定するこ
とを特徴とする。
プログラマブルＬＳＩの演算方法において、前記接続手
段は前記ツリー構造の各階層上に位置し、上または下の
階層で隣接する特定の演算回路からの演算結果を選択す
る選択回路を有し、該選択回路により演算結果を選択す
ることにより前記ツリー構造の階層数を可変設定するこ
とを特徴とする。
【００２６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は本実施の形態のＬＳ
Ｉ化する回路の基本構成を示す。図１において１〜１５
は関数ユニット（ＰＦＵ）である。各関数ユニット（本
発明の演算ユニット）は同一のものを使用できる。関数
ユニットの各々は演算内容が異なる複数の演算回路を有
している。四則演算回路等などは、メモリで構成するこ
とができる。メモリ内には加算用、減算用、乗算用、減
算用、ＳＩＮの演算用、ＣＯＳの演算用等約１０種類の
関数テーブルが格納されている。
施の形態を詳細に説明する。図１は本実施の形態のＬＳ
Ｉ化する回路の基本構成を示す。図１において１〜１５
は関数ユニット（ＰＦＵ）である。各関数ユニット（本
発明の演算ユニット）は同一のものを使用できる。関数
ユニットの各々は演算内容が異なる複数の演算回路を有
している。四則演算回路等などは、メモリで構成するこ
とができる。メモリ内には加算用、減算用、乗算用、減
算用、ＳＩＮの演算用、ＣＯＳの演算用等約１０種類の
関数テーブルが格納されている。
【００２７】加算用の関数テーブルはたとえば５＋１の
場合、数値５、１により定まるメモリ領域に加算結果の
数値６が格納されている。したがって、使用したい関数
テーブルを指定するデータと、演算対象のデータ（上記
加算の場合、数値５、１）をメモリのアドレス線に入力
すると、そのアドレスで指定されたメモリ領域から演算
の結果がメモリのデータ線に出力される。上記各ＰＦＵ
は上述の演算テーブルの他、定数テーブルをも格納して
おり、定数のみの出力が可能である。また、ＡＮＤ、Ｏ
Ｒ等の論理演算テーブルやＩＦ ＴＨＥＮ形式の論理演
算を実行する演算回路をも有している。これらのメモ
リ、演算器は外部から指示されるデジタル信号によりマ
ルチプレクサ等の切替器により実行に供する演算回路が
選択される。なお、本実施の形態ではメモリを使用する
演算回路を例としたがその他の形態の演算回路を使用し
てもよいこと勿論である。
場合、数値５、１により定まるメモリ領域に加算結果の
数値６が格納されている。したがって、使用したい関数
テーブルを指定するデータと、演算対象のデータ（上記
加算の場合、数値５、１）をメモリのアドレス線に入力
すると、そのアドレスで指定されたメモリ領域から演算
の結果がメモリのデータ線に出力される。上記各ＰＦＵ
は上述の演算テーブルの他、定数テーブルをも格納して
おり、定数のみの出力が可能である。また、ＡＮＤ、Ｏ
Ｒ等の論理演算テーブルやＩＦ ＴＨＥＮ形式の論理演
算を実行する演算回路をも有している。これらのメモ
リ、演算器は外部から指示されるデジタル信号によりマ
ルチプレクサ等の切替器により実行に供する演算回路が
選択される。なお、本実施の形態ではメモリを使用する
演算回路を例としたがその他の形態の演算回路を使用し
てもよいこと勿論である。
【００２８】各ＰＦＵはクロスバースイッチ（図中○印
で図示）により選択的に相互接続される。なお●で示し
た箇所は接続を表し、たとえば、第１列目（１ｓｔＣｏ
ｌｕｍｎ）に位置するＰＦＵ２は入力データｘとｙに接
続され、これらのデータを入力することを示している。
第２列目（２ｎｄＣｏｌｕｍｎ）のＰＦＵ６は第１列目
のＰＦＵ２と接続し、ＰＦＵ２の演算出力を入力するこ
とを示している。
で図示）により選択的に相互接続される。なお●で示し
た箇所は接続を表し、たとえば、第１列目（１ｓｔＣｏ
ｌｕｍｎ）に位置するＰＦＵ２は入力データｘとｙに接
続され、これらのデータを入力することを示している。
第２列目（２ｎｄＣｏｌｕｍｎ）のＰＦＵ６は第１列目
のＰＦＵ２と接続し、ＰＦＵ２の演算出力を入力するこ
とを示している。
【００２９】したがって、ユーザは各ＰＦＵに実行させ
る演算の種類を不図示のディップスイッチや他の指示装
置を用いて指定し、クロスバースイッチを操作すること
で任意の演算式を設定することができる。ちなみに図１
の接続例で設定された演算式は
る演算の種類を不図示のディップスイッチや他の指示装
置を用いて指定し、クロスバースイッチを操作すること
で任意の演算式を設定することができる。ちなみに図１
の接続例で設定された演算式は
【００３０】
【数１】 ＩＦ （ｃｏｓ（Ｘ＋Ｙ）＞ｓｉｎ（Ｘ＊Ｚ′））ｔｈｅｎ Ｚ′−Ｙ ｅｌｓｅ（Ｘ＋Ｙ）／Ｙ を示す。この式はｃｏｓ（Ｘ＋Ｙ）の値がｓｉｎ（Ｘ＊
Ｚ′）の値よりも大きいときにはＺ′−Ｙの値を演算結
果とし、そうでない場合には（Ｘ＋Ｙ）／Ｙの値を演算
結果とすることを意味する。
Ｚ′）の値よりも大きいときにはＺ′−Ｙの値を演算結
果とし、そうでない場合には（Ｘ＋Ｙ）／Ｙの値を演算
結果とすることを意味する。
【００３１】このような演算式を従来の演算器の組み合
わせで示した例を図２に示す。従来では、図２に示す回
路をＬＳＩ化すると、演算式をを変更することは容易で
はないが本実施の形態では、自由に演算式を組み替える
ことができる点に注意されたい。
わせで示した例を図２に示す。従来では、図２に示す回
路をＬＳＩ化すると、演算式をを変更することは容易で
はないが本実施の形態では、自由に演算式を組み替える
ことができる点に注意されたい。
【００３２】このようにプログラムされた演算式を実行
する時間は次のとおりとなる。ｓｉｎ計算に５ユニット
タイム、ｃｏｓ計算に５ユニットタイム、減算に１ユニ
ットタイム、ｉｆ ｔｈｅｎ計算に２ユニットタイム、
乗算に２ユニットタイム、除算に３ユニットタイム要す
るとすると、各ＰＦＵで行われる演算のタイミングと、
全体の演算に要する時間は図３に示すようになる。図３
に示すように本実施の形態では演算式を構成する部分演
算を並列的に実行できるので、ＣＰＵのようにシリアル
的に部分演算を実行していく演算装置よりも本実施の形
態の方が処理速度が速い。
する時間は次のとおりとなる。ｓｉｎ計算に５ユニット
タイム、ｃｏｓ計算に５ユニットタイム、減算に１ユニ
ットタイム、ｉｆ ｔｈｅｎ計算に２ユニットタイム、
乗算に２ユニットタイム、除算に３ユニットタイム要す
るとすると、各ＰＦＵで行われる演算のタイミングと、
全体の演算に要する時間は図３に示すようになる。図３
に示すように本実施の形態では演算式を構成する部分演
算を並列的に実行できるので、ＣＰＵのようにシリアル
的に部分演算を実行していく演算装置よりも本実施の形
態の方が処理速度が速い。
【００３３】次にプログラマブルＬＳＩの具体的な構成
例を図９を使用して説明する。
例を図９を使用して説明する。
【００３４】図９においてＰＦＵブロック１００は１５
組みのＰＦＵを有するチップである。ＰＦＵコントロー
ラ２００およびシステムコントローラ３００がＰＦＵブ
ロック１００と対で用意される。 システムコントロー
ラ３００は外部からチップセレクト信号（ＣＳ信号と略
記する）、リード信号（ＲＤ信号と略記する）またはラ
イト信号（ＷＲ信号と略記する）およびシステムアドレ
ス信号を入力し、ＣＳ信号により選択されたＰＦＵブロ
ック１００に対してＲＤ信号またはＷＲ信号を供給す
る。ＲＤ信号はＰＦＵブロック内のＰＦＵインストラク
ションメモリやＰＦＵ内の後述のレジスタのアドレスを
指定する信号であり、ＲＤ信号の発生時にＳｙｓｔｅｍ
ａｄｄｒ信号によりアドレスが指定されたインストラ
クションメモリ（各ＰＦＵ内に設置）の記憶領域（複
数）や上記レジスタから、データが読み出され、Ｓｙｓ
ｔｅｍ Ｄａｔａ信号線に出力される。読み出されるデ
ータは通常は、他のチップ（ＰＦＵブロック）に引き渡
すデータである。
組みのＰＦＵを有するチップである。ＰＦＵコントロー
ラ２００およびシステムコントローラ３００がＰＦＵブ
ロック１００と対で用意される。 システムコントロー
ラ３００は外部からチップセレクト信号（ＣＳ信号と略
記する）、リード信号（ＲＤ信号と略記する）またはラ
イト信号（ＷＲ信号と略記する）およびシステムアドレ
ス信号を入力し、ＣＳ信号により選択されたＰＦＵブロ
ック１００に対してＲＤ信号またはＷＲ信号を供給す
る。ＲＤ信号はＰＦＵブロック内のＰＦＵインストラク
ションメモリやＰＦＵ内の後述のレジスタのアドレスを
指定する信号であり、ＲＤ信号の発生時にＳｙｓｔｅｍ
ａｄｄｒ信号によりアドレスが指定されたインストラ
クションメモリ（各ＰＦＵ内に設置）の記憶領域（複
数）や上記レジスタから、データが読み出され、Ｓｙｓ
ｔｅｍ Ｄａｔａ信号線に出力される。読み出されるデ
ータは通常は、他のチップ（ＰＦＵブロック）に引き渡
すデータである。
【００３５】逆にＷＤ信号の発生時にはＳｙｓｔｅｍ
Ａｄｄｒ信号によりアドレスが指定されたインストラク
ションメモリの記憶領域や上記レジスタに対して、実行
プログラム命令や演算データ（オペランド）が書き込ま
れる。インストラクションメモリ１１６は各ＰＦＵにつ
いての実行プログラム命令をおよびデータを記憶する。
実行プログラム命令には、演算命令、制御命令、即値命
令の３種の命令がある。演算命令は本実施の形態では加
減乗除など８種の演算を行うための関数が定義されてい
る。
Ａｄｄｒ信号によりアドレスが指定されたインストラク
ションメモリの記憶領域や上記レジスタに対して、実行
プログラム命令や演算データ（オペランド）が書き込ま
れる。インストラクションメモリ１１６は各ＰＦＵにつ
いての実行プログラム命令をおよびデータを記憶する。
実行プログラム命令には、演算命令、制御命令、即値命
令の３種の命令がある。演算命令は本実施の形態では加
減乗除など８種の演算を行うための関数が定義されてい
る。
【００３６】制御命令は特定のレジスタに対する演算デ
ータや演算結果の入出力の指示や、小数点位置の指定、
分岐条件の指定等を行う。即値命令は演算すべきデータ
である。
ータや演算結果の入出力の指示や、小数点位置の指定、
分岐条件の指定等を行う。即値命令は演算すべきデータ
である。
【００３７】ＩＮ０〜ＩＮ７はＰＦＵブロック１００で
処理すべき８組の入力データである。
処理すべき８組の入力データである。
【００３８】ＰＦＵコントローラ１００はＳｙｔｅｍ
ｄａｔａ信号により転送される情報を解析して後述の信
号を作成し、ＰＦＵブロック１００内のＰＦＵに対して
供給する。この供給信号について説明する。
ｄａｔａ信号により転送される情報を解析して後述の信
号を作成し、ＰＦＵブロック１００内のＰＦＵに対して
供給する。この供給信号について説明する。
【００３９】ｆｕｎｃ信号は各ＰＦＵが演算実行可能な
８つの関数のうちのどの関数を選択するかを示す信号
で、各ＰＦＵに対してｆｕｎｃ信号が送られる。たとえ
ば、図１６（ｅ）に示すような３つのＰＦＵが接続され
ている状態で、左側のＰＦＵに対するｆｕｎｃ信号の内
容を書き換えることによりそのＰＦＵは加算から乗算に
演算実行する関数を変更する。変更結果が図１６（ｆ）
になる。
８つの関数のうちのどの関数を選択するかを示す信号
で、各ＰＦＵに対してｆｕｎｃ信号が送られる。たとえ
ば、図１６（ｅ）に示すような３つのＰＦＵが接続され
ている状態で、左側のＰＦＵに対するｆｕｎｃ信号の内
容を書き換えることによりそのＰＦＵは加算から乗算に
演算実行する関数を変更する。変更結果が図１６（ｆ）
になる。
【００４０】ＰＦＵ ｇｏ信号は全ＰＦＵに対して動作
開始を指示する信号である。
開始を指示する信号である。
【００４１】ＰＦＵ ｓｅｌ信号は動作を許可する信号
で各ＰＦＵに対して供給され、この信号がセットされて
いないＰＦＵは動作することができない。
で各ＰＦＵに対して供給され、この信号がセットされて
いないＰＦＵは動作することができない。
【００４２】ｍｕｘ信号はＰＦＵブロック１００内の複
数のＰＦＵの接続構成を指示する信号である。この信号
により複数のＰＦＵの信号線の接続／否接続が制御され
て、たとえば、図１５の（ａ）、（ｂ）、（ｃ）、
（ｄ）のような各種のツリーの接続構造が構築される。
数のＰＦＵの接続構成を指示する信号である。この信号
により複数のＰＦＵの信号線の接続／否接続が制御され
て、たとえば、図１５の（ａ）、（ｂ）、（ｃ）、
（ｄ）のような各種のツリーの接続構造が構築される。
【００４３】ＰＦＵ ｄｏｎｅ信号は各ＰＦＵから送ら
れる実行終了信号である。
れる実行終了信号である。
【００４４】ＣＬＫ ｅｎａｂｌｅ信号はＣＬＫ（基準
クロック信号）から作成された動作タイミング信号であ
り、この信号に同期してＰＦＵが動作する。
クロック信号）から作成された動作タイミング信号であ
り、この信号に同期してＰＦＵが動作する。
【００４５】ＰＦＵブロック１００内のＰＦＵに関する
主要構成を図１０に示す。図１０において、ＰＦＵ０、
ＰＦＵ１のそれぞれの演算結果をＰＦＵ８に入力し、Ｐ
ＦＵ２，ＰＦＵ３のそれぞれの演算結果をＰＦＵ９に入
力するというようにして、図１０の形態では４層の階層
（ツリー）でＰＦＵが接続されている。さらに図１６に
おいて左端の各階層の隣接の特定のＰＦＵ（ＰＦＵ０，
ＰＦＵ８，ＰＦＵ１２，ＰＦＵ１４）の演算結果を取り
出すことができる。この取り出した演算結果中からマル
チプレクサ（ＭＰＸと略記、セレクタとも呼ばれる）１
０１により所望のものを取り出す。この実施の形態では
２つのＰＦＵの間の信号線を接続／断を行うスイッチが
ない点に注目されたい。
主要構成を図１０に示す。図１０において、ＰＦＵ０、
ＰＦＵ１のそれぞれの演算結果をＰＦＵ８に入力し、Ｐ
ＦＵ２，ＰＦＵ３のそれぞれの演算結果をＰＦＵ９に入
力するというようにして、図１０の形態では４層の階層
（ツリー）でＰＦＵが接続されている。さらに図１６に
おいて左端の各階層の隣接の特定のＰＦＵ（ＰＦＵ０，
ＰＦＵ８，ＰＦＵ１２，ＰＦＵ１４）の演算結果を取り
出すことができる。この取り出した演算結果中からマル
チプレクサ（ＭＰＸと略記、セレクタとも呼ばれる）１
０１により所望のものを取り出す。この実施の形態では
２つのＰＦＵの間の信号線を接続／断を行うスイッチが
ない点に注目されたい。
【００４６】どのＰＦＵの演算結果をＭＰＸ１０１が取
り出すかは上述のｍｕｘ信号により指示される。たとえ
ば、図１５の（ａ）のようなツリー構造で演算を行いた
い場合には、ＭＰＸ１０１においてＰＦＵ１４の演算結
果を選択して出力すればよい。図１５の（ｂ）のような
ツリー構造で演算を行いたい場合にはＰＦＵ１２の演算
結果を選択する。図１５（ｃ）のようなツリー構造の場
合にはＰＦＵ８の演算結果を選択し、図１５（ｄ）のツ
リー構造の場合にはＰＦＵ０の演算結果を選択する。
り出すかは上述のｍｕｘ信号により指示される。たとえ
ば、図１５の（ａ）のようなツリー構造で演算を行いた
い場合には、ＭＰＸ１０１においてＰＦＵ１４の演算結
果を選択して出力すればよい。図１５の（ｂ）のような
ツリー構造で演算を行いたい場合にはＰＦＵ１２の演算
結果を選択する。図１５（ｃ）のようなツリー構造の場
合にはＰＦＵ８の演算結果を選択し、図１５（ｄ）のツ
リー構造の場合にはＰＦＵ０の演算結果を選択する。
【００４７】このような接続構成とすることで、スイッ
チ群が不要となり、、回路構成が簡素化される。また、
複数のＰＦＵで所定の演算式を組む場合にも各ＰＦＵと
そのＰＦＵに割り当てる関数との対応関係を把握するこ
とが容易という利点がある。
チ群が不要となり、、回路構成が簡素化される。また、
複数のＰＦＵで所定の演算式を組む場合にも各ＰＦＵと
そのＰＦＵに割り当てる関数との対応関係を把握するこ
とが容易という利点がある。
【００４８】上述のＰＦＵの構成の一例を図１１に示
し、内部構成を示す。
し、内部構成を示す。
【００４９】ＰＦＵは主にデータ入力用のＦＩＦＯバッ
ファ１１０、レジスタ群１１１、乗算器（ＭＰＵ）１１
４、論理演算ユニット（ＡＬＵ）１１５およびＰＦＵイ
ンストラクションメモリ１１６から構成される。上述の
Ｓｙｔｅｍ ａｄｄｒ 信号によるアドレス指定により
Ｓｙｓｔｅｍ ｄａｔａ信号の内容が外部から書き込ま
れる。プログラムカウンタ用のレジスタＰＣを介してア
ドレス制御回路（Ｎｅｘｔ Ａｄｄｒｅｓｓ Ｃｏｎｔ
ｒｏｌ）からのアドレス指定により、インストラクショ
ンメモリ１１６に格納された命令が順次に読み出され、
デコーダ１１７により命令の内容が解析される。この解
析結果により、ＭＰＵ１１４，ＡＬＵ１１５およびレジ
スタ群１１１が制御され、選択された関数による演算が
行われる。
ファ１１０、レジスタ群１１１、乗算器（ＭＰＵ）１１
４、論理演算ユニット（ＡＬＵ）１１５およびＰＦＵイ
ンストラクションメモリ１１６から構成される。上述の
Ｓｙｔｅｍ ａｄｄｒ 信号によるアドレス指定により
Ｓｙｓｔｅｍ ｄａｔａ信号の内容が外部から書き込ま
れる。プログラムカウンタ用のレジスタＰＣを介してア
ドレス制御回路（Ｎｅｘｔ Ａｄｄｒｅｓｓ Ｃｏｎｔ
ｒｏｌ）からのアドレス指定により、インストラクショ
ンメモリ１１６に格納された命令が順次に読み出され、
デコーダ１１７により命令の内容が解析される。この解
析結果により、ＭＰＵ１１４，ＡＬＵ１１５およびレジ
スタ群１１１が制御され、選択された関数による演算が
行われる。
【００５０】アドレススタックはサブルーチン（分岐命
令）が与えられたときに戻りアドレスを記憶しておくた
めの記憶回路であり、スタックポインタ（ＳＰ）の指示
するアドレスの戻りアドレスがアドレススタックから読
み出される。上述したようにＰＦＵは８種の関数の演算
が可能なので、選択された関数の種類によりＭＰＹ１１
４、ＡＬＵ１１５またはＭＰＹ１１４およびＡＬＵ１１
５の双方が選択される。
令）が与えられたときに戻りアドレスを記憶しておくた
めの記憶回路であり、スタックポインタ（ＳＰ）の指示
するアドレスの戻りアドレスがアドレススタックから読
み出される。上述したようにＰＦＵは８種の関数の演算
が可能なので、選択された関数の種類によりＭＰＹ１１
４、ＡＬＵ１１５またはＭＰＹ１１４およびＡＬＵ１１
５の双方が選択される。
【００５１】この演算に関連して、外部入力用のＦＩＦ
Ｏ１１０およびレジスタ群１１１の中の所定のレジスタ
から演算に使用するデータがバスＡ−ＢＵＳ，Ｂ−ＢＵ
Ｓ，Ｃ−ＢＵＳを介してＭＰＹ１１４およびＡＬＵ１１
５に転送される。また、ＭＰＹ１１４の演算結果をＡＬ
Ｕ１１５に入力することも可能である。上述のレジスタ
やＦＩＦＯからのデータ入力のためにセレクタ群１１
２、１１３が使用される。
Ｏ１１０およびレジスタ群１１１の中の所定のレジスタ
から演算に使用するデータがバスＡ−ＢＵＳ，Ｂ−ＢＵ
Ｓ，Ｃ−ＢＵＳを介してＭＰＹ１１４およびＡＬＵ１１
５に転送される。また、ＭＰＹ１１４の演算結果をＡＬ
Ｕ１１５に入力することも可能である。上述のレジスタ
やＦＩＦＯからのデータ入力のためにセレクタ群１１
２、１１３が使用される。
【００５２】この例ではＭＰＹ１１４は入力Ｒ，Ｓを持
ち、演算結果はレジスタＭに格納され、Ｍｏｕｔ→Ｍ０
〜Ｍ２の経路でレジスタＭ０〜Ｍ２にＭＰＹ１４の演算
結果を格納することが可能である。ＡＬＵ１１５は入力
Ｕ，Ｖを持ち、演算結果はレジスタＡに格納され、レジ
スタＡｏｕｔ→Ａ０〜Ａ２の経路でレジスタＡ０〜Ａ２
にＡＬＵ１５の演算結果を格納することが可能である。
これらの演算結果を出力する時にシフタが小数点位置の
調整に使用される。レジスタＭ，レジスタＡおよびＭＰ
Ｙ１４，ＡＬＵ１５は共に外部リセット信号あるいはア
ドレス制御回路からの信号によりレジスタＭｒｓ、Ａｒ
ｓを介してリセットされる。
ち、演算結果はレジスタＭに格納され、Ｍｏｕｔ→Ｍ０
〜Ｍ２の経路でレジスタＭ０〜Ｍ２にＭＰＹ１４の演算
結果を格納することが可能である。ＡＬＵ１１５は入力
Ｕ，Ｖを持ち、演算結果はレジスタＡに格納され、レジ
スタＡｏｕｔ→Ａ０〜Ａ２の経路でレジスタＡ０〜Ａ２
にＡＬＵ１５の演算結果を格納することが可能である。
これらの演算結果を出力する時にシフタが小数点位置の
調整に使用される。レジスタＭ，レジスタＡおよびＭＰ
Ｙ１４，ＡＬＵ１５は共に外部リセット信号あるいはア
ドレス制御回路からの信号によりレジスタＭｒｓ、Ａｒ
ｓを介してリセットされる。
【００５３】レジスタＸ，Ｙは外部入力のデータを格納
し、レジスタｃ０〜ｃ８は定数を格納する。本実施の形
態では前の実施形態で説明した染色体データを格納す
る。レジスタｉｍには即値を格納する。
し、レジスタｃ０〜ｃ８は定数を格納する。本実施の形
態では前の実施形態で説明した染色体データを格納す
る。レジスタｉｍには即値を格納する。
【００５４】これらの構成部はＣＬＫ ｅｎａｂｌｅ信
号から作成されたイネーブル信号（ＥＮの表記を有する
信号、たとえば、ＥＮ０、ＥＮＸ等）により動作可能と
なる。
号から作成されたイネーブル信号（ＥＮの表記を有する
信号、たとえば、ＥＮ０、ＥＮＸ等）により動作可能と
なる。
【００５５】上述の回路の入出力関連の動作説明を図１
２、図１３、図１４を参照して説明する。図１２は外部
から情報入力するときの信号発生タイミングを示す。図
１３は演算結果を出力する場合の信号発生タイミングを
示す。図１４はＰＦＵの処理開始と停止を行う場合の信
号発生タイミングを示す。
２、図１３、図１４を参照して説明する。図１２は外部
から情報入力するときの信号発生タイミングを示す。図
１３は演算結果を出力する場合の信号発生タイミングを
示す。図１４はＰＦＵの処理開始と停止を行う場合の信
号発生タイミングを示す。
【００５６】図１２において、時刻Ｔ１でのインストラ
クションメモリ１１６から読み出された命令が入力命令
のとき（レジスタＩＲの格納命令が入力）、ＥＮＸ信号
によりレジスタＸ側のＦＩＦＯに情報が入力され、時刻
Ｔ３でＥＮＹ信号によりレジスタＹ側のＦＩＦＯに情報
が入力される。時刻Ｔ２でのＥｍｐｔｙＸ信号の発生、
時刻Ｔ４でのＥｍｐｔｙＹ信号およびＥＮＩ信号の発生
に応じて２つのＦＩＦＯ１１０からレジスタＸ，Ｙに入
力情報に転送される。
クションメモリ１１６から読み出された命令が入力命令
のとき（レジスタＩＲの格納命令が入力）、ＥＮＸ信号
によりレジスタＸ側のＦＩＦＯに情報が入力され、時刻
Ｔ３でＥＮＹ信号によりレジスタＹ側のＦＩＦＯに情報
が入力される。時刻Ｔ２でのＥｍｐｔｙＸ信号の発生、
時刻Ｔ４でのＥｍｐｔｙＹ信号およびＥＮＩ信号の発生
に応じて２つのＦＩＦＯ１１０からレジスタＸ，Ｙに入
力情報に転送される。
【００５７】一方、図１３に示すようにインストラクシ
ョンメモリ１１６から出力命令が読み出されると（レジ
スタＩＲの格納命令が出力）、ＣＬＫ ｅｎａｂｌｅ信
号に同期してＥＮ０信号が発生し、レジスタＭｏｕｔま
たはレジスタＡｏｕｔから演算結果が出力される。
ョンメモリ１１６から出力命令が読み出されると（レジ
スタＩＲの格納命令が出力）、ＣＬＫ ｅｎａｂｌｅ信
号に同期してＥＮ０信号が発生し、レジスタＭｏｕｔま
たはレジスタＡｏｕｔから演算結果が出力される。
【００５８】動作開始にあったっては図１４に示すよう
にＰＦＵ ｇｏ信号の発生に応じてプログラムカウンタ
用レジスタＰＣの値が順次にインクメントされて、イン
ストラクションメモリ１１６から順次にプログラム命令
が読み出される。ＰＦＵ ｇｏ信号の消去に応じてＦＩ
ＦＯ ｒｅｓｅｔ信号が発生され、ＦＩＦＯ１１０がリ
セットされる。また、他の回路も動作を停止する。
にＰＦＵ ｇｏ信号の発生に応じてプログラムカウンタ
用レジスタＰＣの値が順次にインクメントされて、イン
ストラクションメモリ１１６から順次にプログラム命令
が読み出される。ＰＦＵ ｇｏ信号の消去に応じてＦＩ
ＦＯ ｒｅｓｅｔ信号が発生され、ＦＩＦＯ１１０がリ
セットされる。また、他の回路も動作を停止する。
【００５９】演算に関連する動作タイミングは従来の演
算回路と同様であるので、詳細な説明を要しないであろ
う。
算回路と同様であるので、詳細な説明を要しないであろ
う。
【００６０】以上、説明したように上述の実施形態では
複数のＰＦＵをツリー構造で接続し、その階層を可変設
定可能とすることによりマトリクス形態のＰＦＵの接続
構造に比べて、接続構成をより簡素化できる。
複数のＰＦＵをツリー構造で接続し、その階層を可変設
定可能とすることによりマトリクス形態のＰＦＵの接続
構造に比べて、接続構成をより簡素化できる。
【００６１】なお、図１０に示した例ではＰＦＵを１５
組み有するＰＦＵブロックの例を示したがこの例に限定
することなく、ＰＦＵは所望の組み数とすることができ
る。上述の実施の形態の他に次の例を実現できる。
組み有するＰＦＵブロックの例を示したがこの例に限定
することなく、ＰＦＵは所望の組み数とすることができ
る。上述の実施の形態の他に次の例を実現できる。
【００６２】１）本実施の形態では演算式をプログラム
し、演算式に代入する入力データを与えることで演算式
の演算結果を取得する例であるが、入力データと演算結
果のデータの組を繰り返し与えることで、演算式を学習
により変更させることがでできる。
し、演算式に代入する入力データを与えることで演算式
の演算結果を取得する例であるが、入力データと演算結
果のデータの組を繰り返し与えることで、演算式を学習
により変更させることがでできる。
【００６３】このようにして好適な演算式を求める際に
遺伝的アルゴリズム（Ｇｅｎｅｔｉｃ Ａｌｇｏｒｉｔ
ｈｍ）の手法を使用することができる。このアルゴリズ
ムは本願発明者によりすでに提案されて発表されている
が（「進化するハードウェア」 １９９５年ＢＩＴ（１
０月号））この提案内容を簡単に紹介しておく。
遺伝的アルゴリズム（Ｇｅｎｅｔｉｃ Ａｌｇｏｒｉｔ
ｈｍ）の手法を使用することができる。このアルゴリズ
ムは本願発明者によりすでに提案されて発表されている
が（「進化するハードウェア」 １９９５年ＢＩＴ（１
０月号））この提案内容を簡単に紹介しておく。
【００６４】各演算ユニット内の選択された演算回路の
種類と演算ユニット間の接続関係を解とし、この解の候
補を、染色体（０、１の２進ビット列）として表現し、
これを複数個用意して初期集団とする。また、これらの
解の候補を個体と呼ぶ。たとえば、図４に示す曲線上の
黒丸の一つを図５に見られるような０と１の２進ビット
列として表現し、これを複数個（図５では４個）用意す
る。
種類と演算ユニット間の接続関係を解とし、この解の候
補を、染色体（０、１の２進ビット列）として表現し、
これを複数個用意して初期集団とする。また、これらの
解の候補を個体と呼ぶ。たとえば、図４に示す曲線上の
黒丸の一つを図５に見られるような０と１の２進ビット
列として表現し、これを複数個（図５では４個）用意す
る。
【００６５】解の良さを定義する評価関数を定義し、そ
の値を適応度とする。解く問題ごとに最適な評価関数を
用意する。
の値を適応度とする。解く問題ごとに最適な評価関数を
用意する。
【００６６】適応度の高い個体同士を集団の中から選択
する。その選択の方法として一般的なのは比例配分によ
る方法で集団中の適応度の総和において、各個体の占め
る割合に応じて各個体が選ばれる。図５、図６に割合を
示す。
する。その選択の方法として一般的なのは比例配分によ
る方法で集団中の適応度の総和において、各個体の占め
る割合に応じて各個体が選ばれる。図５、図６に割合を
示す。
【００６７】交差（データの一部が図７に示すように交
互に移動したもの）や突然変異（データの一部が他のも
のに変化したもの）を上記選択した２つの個体に適用し
てさらによい個体を作り出す。このようにして作り出さ
れた解の中で評価関数により定まる適用度の低い解は淘
汰して解の集団数を一定に保ちつつ、適用度が高くて満
足する解が得られるまで上記個体の選択、個体の作り換
えを繰り返す。
互に移動したもの）や突然変異（データの一部が他のも
のに変化したもの）を上記選択した２つの個体に適用し
てさらによい個体を作り出す。このようにして作り出さ
れた解の中で評価関数により定まる適用度の低い解は淘
汰して解の集団数を一定に保ちつつ、適用度が高くて満
足する解が得られるまで上記個体の選択、個体の作り換
えを繰り返す。
【００６８】この結果、プログラマブルＬＳＩにおいて
設定される演算式が自動的に変更され、最終に好適な演
算式が得られる。このプログラマブルＬＳＩの用途とし
てはパターン認識に加えてたとえば、暗号解読や、デー
タの統計の解析、通信におけるデータ圧縮、ＡＴＭ（交
換機）の制御に使用できる。
設定される演算式が自動的に変更され、最終に好適な演
算式が得られる。このプログラマブルＬＳＩの用途とし
てはパターン認識に加えてたとえば、暗号解読や、デー
タの統計の解析、通信におけるデータ圧縮、ＡＴＭ（交
換機）の制御に使用できる。
【００６９】２）通常、加算や乗算など演算の種類応じ
て演算時間が異なる。そこで、図１の各ＰＦＵでは演算
状態を示すフラグ情報を用意して下流側のＰＦＵに演算
状態を知らせるとよい。より具体的には、ビット１で演
算終了を表し、ビット０で演算中を表すフラグを上流側
のＰＦＵは演算開始時および終了時に設定する。このフ
ラグ情報をフリップフロップやラッチ回路に設定する。
下流側のＰＦＵでは図８に示すような処理手順でこのフ
ラグ情報を監視し（図８のステップＳ１→Ｓ２のループ
処理）、フラグ情報が計算終了を示したときに上流側の
ＰＦＵからその演算結果を入力する（ステップＳ３）。
また、自己より下流側のＰＦＵのために自己のフラグ情
報を０に設定する。指示された種類の演算を実行して演
算結果が得られると下流側のＰＦＵへ演算結果を引き渡
すための出力用バッファに計算結果をセットして、自己
のフラグ情報１にセットする（ステップＳ４→Ｓ５）。
このような処理を各ＰＦＵが行うことにより非同期でデ
ータを転送することが可能となる。
て演算時間が異なる。そこで、図１の各ＰＦＵでは演算
状態を示すフラグ情報を用意して下流側のＰＦＵに演算
状態を知らせるとよい。より具体的には、ビット１で演
算終了を表し、ビット０で演算中を表すフラグを上流側
のＰＦＵは演算開始時および終了時に設定する。このフ
ラグ情報をフリップフロップやラッチ回路に設定する。
下流側のＰＦＵでは図８に示すような処理手順でこのフ
ラグ情報を監視し（図８のステップＳ１→Ｓ２のループ
処理）、フラグ情報が計算終了を示したときに上流側の
ＰＦＵからその演算結果を入力する（ステップＳ３）。
また、自己より下流側のＰＦＵのために自己のフラグ情
報を０に設定する。指示された種類の演算を実行して演
算結果が得られると下流側のＰＦＵへ演算結果を引き渡
すための出力用バッファに計算結果をセットして、自己
のフラグ情報１にセットする（ステップＳ４→Ｓ５）。
このような処理を各ＰＦＵが行うことにより非同期でデ
ータを転送することが可能となる。
【００７０】
【発明の効果】以上、説明したように請求項１、２、９
の発明では、演算ユニットの中の演算回路を遺伝的アル
ゴリズムの手法を使用して定めた演算式に従って種類指
定し、接続手段（クロスバースイッチ）により接続して
いくことで、好適な数値演算式を選択してプログラムし
て行くことができる。
の発明では、演算ユニットの中の演算回路を遺伝的アル
ゴリズムの手法を使用して定めた演算式に従って種類指
定し、接続手段（クロスバースイッチ）により接続して
いくことで、好適な数値演算式を選択してプログラムし
て行くことができる。
【００７１】
【００７２】請求項３、１２の発明では、各演算ユニッ
トはメモリを有することにより、外部から異なる命令を
を受け付けることができ、実行する演算内容を固定化せ
ず、変更することができる。
トはメモリを有することにより、外部から異なる命令を
を受け付けることができ、実行する演算内容を固定化せ
ず、変更することができる。
【００７３】請求項４、１３の発明では、メモリが複数
の記憶領域を有することにより、異なる演算内容を指示
する命令を一括してメモリに記憶して、順次に異なる演
算を行うことができるので、他種、多様の演算式を実行
することができ、演算式がプログラマブルとなる。
の記憶領域を有することにより、異なる演算内容を指示
する命令を一括してメモリに記憶して、順次に異なる演
算を行うことができるので、他種、多様の演算式を実行
することができ、演算式がプログラマブルとなる。
【００７４】請求項５，１４の発明では、演算ユニット
の接続形態をマトリクス形態とすることで、ありとあら
ゆる演算を実行することができる。
の接続形態をマトリクス形態とすることで、ありとあら
ゆる演算を実行することができる。
【００７５】請求項６〜８、１５〜１７の発明では、演
算ユニットの接続形態をツリー構造とすることで、マト
リクス形態よりも少ない演算ユニットで演算を実行する
ことができる。また、ツリー構造の階層数を可変するこ
とにより、異なる演算式に対応することができる。ま
た、各階層の特定の演算回路の演算結果を選択すること
で、信号線の接続／断を行うスイッチを特に設ける必要
はなく、ＬＳＩ内部の回路構成を簡素化することがで
き、もって、システム全体の小型化に寄与することがで
きる。
算ユニットの接続形態をツリー構造とすることで、マト
リクス形態よりも少ない演算ユニットで演算を実行する
ことができる。また、ツリー構造の階層数を可変するこ
とにより、異なる演算式に対応することができる。ま
た、各階層の特定の演算回路の演算結果を選択すること
で、信号線の接続／断を行うスイッチを特に設ける必要
はなく、ＬＳＩ内部の回路構成を簡素化することがで
き、もって、システム全体の小型化に寄与することがで
きる。
【００７６】請求項１２の発明では、演算式の各演算の
種類およびその接続を規定する初期データを順次に変更
することで、演算式の解すなわち、好適な演算式を取得
することができる。これによりプログラマブルＬＳＩで
ニューラルネットワークや、統計分析回路を構成するこ
とができ、パターン認識やデータ解析等を実行すること
ができる。
種類およびその接続を規定する初期データを順次に変更
することで、演算式の解すなわち、好適な演算式を取得
することができる。これによりプログラマブルＬＳＩで
ニューラルネットワークや、統計分析回路を構成するこ
とができ、パターン認識やデータ解析等を実行すること
ができる。
【００７７】
【００７８】請求項１１の発明では、演算ユニット間の
データ転送を非同期で行うことができる。
データ転送を非同期で行うことができる。
【図１】本発明実施の形態の回路構成を示す構成図であ
る。
る。
【図２】演算式に従った演算回路の接続例を示すブロッ
ク図である。
ク図である。
【図３】演算処理タイミングを示す説明図である。
【図４】遺伝的アルゴリズムを説明するための説明図で
ある。
ある。
【図５】遺伝的アルゴリズムを説明するための説明図で
ある。
ある。
【図６】遺伝的アルゴリズムを説明するための説明図で
ある。
ある。
【図７】遺伝的アルゴリズムを説明するための説明図で
ある。
ある。
【図８】ＰＦＵ間のデータ通信処理内容を示すフローチ
ャートである。
ャートである。
【図９】他の実施の形態のシステム構成を示すブロック
図である。
図である。
【図１０】ＰＦＵの接続構成を示すブロック図である。
【図１１】ＰＦＵの内部構成を示すブロック図である。
【図１２】入力の信号発生タイミングを示すタイミング
チャートである。
チャートである。
【図１３】出力の信号発生タイミングを示すタイミング
チャートである。
チャートである。
【図１４】動作開始および停止の信号発生タイミングを
示すタイミングチャートである。
示すタイミングチャートである。
【図１５】ＰＦＵの接続パターン例を示す説明図であ
る。
る。
【図１６】ＰＦＵの演算内容の切り換えを示す説明図で
ある。
ある。
１〜１５ 関数ユニット １００ ＰＦＵブロック １１０ ＦＩＦＯ（バッファ） １１１ レジスタ群 １１２，１１３ セレクタ １１４ 乗算器（ＭＰＵ） １１５ 論理演算ユニット（ＡＬＵ） １１６ インストラクションメモリ １１７ デコーダ ２００ ＰＦＵコントローラ ３００ システムコントローラ
Claims (17)
- 【請求項１】 演算内容が異なる複数の演算回路をそれ
ぞれが有し、演算の実行に供する前記演算回路を指定す
る信号及び演算に使用するデータを入力し、演算結果を
出力する複数の演算ユニットと、 前記複数の演算ユニットを複数列或いは複数層構成に配
列するように該複数の演算ユニットを接続するための接
続手段と、 を具えるプログラマブルＬＳＩであって、 前記複数の演算回路の中には数値演算を行う回路を含ん
で、遺伝的アルゴリズムの手法を使用して定めた演算式
に従って、前記プログラマブルＬＳＩ外部から前記複数
の演算ユニットで実行させる演算回路および前記接続手
段により接続する演算ユニットを選択し、 第１列或いは第１層の演算ユニットの前記演算に使用す
るデータは、前記プログラマブルＬＳＩ外部から与えら
れると共に、最終列或いは最終層の演算ユニットから前
記プログラマブルＬＳＩ外部に演算結果を出力する こと
を特徴とするプログラマブルＬＳＩ。 - 【請求項２】 請求項１に記載のプログラマブルＬＳＩ
において、前記接続手段はクロスバースイッチであるこ
とを特徴とするプログラマブルＬＳＩ。 - 【請求項３】 請求項１に記載のプログラマブルＬＳＩ
において、前記演算ユニットは外部から与えられる演算
内容を指示する命令を記憶しておくメモリを有し、該メ
モリに記憶された命令の指示する演算内容に対応して、
前記複数の演算回路の内の一つが選択されることを特徴
とするプログラマブルＬＳＩ。 - 【請求項４】 請求項３に記載のプログラマブルＬＳＩ
において、前記メモリは複数の前記命令を記憶するため
の複数の記憶領域を有し、当該複数の記憶領域から順次
に前記命令を読み出し、当該読み出した命令に応じて選
択された演算回路が演算を行うことを特徴とするプログ
ラマブルＬＳＩ。 - 【請求項５】 請求項１に記載のプログラマブルＬＳＩ
において、前記接続手段は前記複数の演算ユニットをマ
トリクス形態で接続可能とすることを特徴とするプログ
ラマブルＬＳＩ。 - 【請求項６】 請求項１に記載のプログラマブルＬＳＩ
において、前記接続 手段は前記複数の演算ユニットをツ
リー構造で接続可能とすることを特徴とするプログラマ
ブルＬＳＩ。 - 【請求項７】 請求項６に記載のプログラマブルＬＳＩ
において、前記接続手段は前記ツリー構造の階層数を可
変設定することにより前記複数の演算ユニットを選択的
に接続することを特徴とするプログラマブルＬＳＩ。 - 【請求項８】 請求項７に記載のプログラマブルＬＳＩ
において、前記接続手段は前記ツリー構造の各階層上に
位置し、上または下の階層で隣接する特定の演算ユニッ
トからの演算結果を選択する選択回路を有し、該選択回
路が演算結果を選択することにより前記ツリー構造の階
層数を可変設定することを特徴とするプログラマブルＬ
ＳＩ。 - 【請求項９】 演算内容が異なる複数の演算回路をそれ
ぞれが有しかつ該複数の演算回路の中には数値演算を行
う回路を含んで、演算の実行に供する前記演算回路を指
定する信号及び演算に使用するデータを入力し、演算結
果を出力する複数の演算ユニットと、前記複数の演算ユ
ニットを遺伝的アルゴリズムの手法を使用して定めた演
算式に従って複数列或いは複数層構成に配列するように
接続するための接続回路とをプログラマブルＬＳＩ化
し、 前記複数の演算ユニットで実行させる演算回路および前
記接続回路により接続する演算ユニットを前記演算式に
従ってプログラマブルＬＳＩ外部から選択し、第１列或いは第１層の演算ユニットの前記演算に使用す
るデータは、前記プログラマブルＬＳＩ外部から与えら
れると共に、最終列或いは最終層の演算ユニットから前
記プログラマブルＬＳＩ外部に演算結果を出力する こと
を特徴とするプログラマブルＬＳＩの演算方法。 - 【請求項１０】 請求項９に記載のプログラマブルＬＳ
Ｉの演算方法において前記演算ユニットに与える演算回
路の選択データを順次に変更することにより前記演算式
の内容を順次に変更することを特徴とするプログラマブ
ルＬＳＩの演算方法。 - 【請求項１１】 請求項９に記載のプログラマブルＬＳ
Ｉの演算方法において、前記複数の演算ユニットの各々
は演算中および演算終了を示すフラグ情報を演算状態に
応じてセットし、該演算ユニットに接続する下流側の演
算ユニットは前記フラグに基づき接続の上流側の演算結
果を取り込むことを特徴とするプログラマブルＬＳＩの
演算方法。 - 【請求項１２】 請求項９に記載のプログラマブルＬＳ
Ｉの演算方法において、前記複数の演算ユニットの各々
は演算内容を指示する命令を記憶しておくメモリを有
し、該メモリに記憶された命令の指示する演算内容に対
応して、前記複数の演算回路の内の一つが選択されるこ
とを特徴とするプログラマブルＬＳＩの演算方法。 - 【請求項１３】 請求項１２に記載のプログラマブルＬ
ＳＩの演算方法において、前記メモリは、複数の前記命
令を記憶するための複数の記憶領域を有し、当該複数の
記憶領域から順次に前記命令を読み出して演算回路を選
択し、選択された演算回路が演算を行うことを特徴とす
るプログラマブルＬＳＩの演算方法。 - 【請求項１４】 請求項９に記載のプログラマブルＬＳ
Ｉの演算方法において、前記接続回路は前記複数の演算
ユニットをマトリクス形態で接続可能とすることを特徴
とするプログラマブルＬＳＩの演算方法。 - 【請求項１５】 請求項９に記載のプログラマブルＬＳ
Ｉの演算方法において、前記接続回路は前記複数の演算
ユニットをツリー構造で接続可能とすることを特徴とす
るプログラマブルＬＳＩの演算方法。 - 【請求項１６】 請求項１５に記載のプログラマブルＬ
ＳＩの演算方法において、前記接続回路は、前記ツリー
構造の階層数を可変設定することにより前記複数の演算
回路を選択的に接続することを特徴とするプログラマブ
ルＬＳＩの演算方法。 - 【請求項１７】 請求項１６に記載のプログラマブルＬ
ＳＩにおいて、前記接続回路は前記ツリー構造の各階層
上に位置し、上または下の階層で隣接する特定の演算回
路からの演算結果を選択する選択回路を有し、該選択回
路が演算結果を選択することにより前記ツリー構造の階
層数を可変設定することを特徴とするプログラマブルＬ
ＳＩの演算方法。
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|---|---|---|---|
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| JP4522396 | 1996-03-01 | ||
| JP02779797A JP3170599B2 (ja) | 1996-03-01 | 1997-02-12 | プログラマブルｌｓｉおよびその演算方法 |
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Family Applications (1)
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|---|---|---|---|
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-
1997
- 1997-02-12 JP JP02779797A patent/JP3170599B2/ja not_active Expired - Lifetime
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