JPH04503720A - デジタル信号処理装置のフレキシブル制御装置及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】

デジタル信号処理装置のフレキシブル制御装置及び方法関連出願 本願は下記米国特許出願に関連がある。 １９８８年２月１６日に出願されて通し番号０７／１５５．６７１号を与えられ 、本願の譲受人に譲渡された、Ｓａ＋ｅｎｄｉ＋　Ｓ、　ＭｘｇｕｌＭｉｃｂｉ ｅｌ　Ｅ、　Ｆｌｅｍｉｎｇ、５ｂｘｎｎｏｎ　Ｎ、５ｈｃｎ、　jｅ ｙ＋ｎｋＲ＋山ｔ７．　Ｃｈ＋ｉ＋１ｏｐｈｅ＋Ｄ、　Ｆｕ＋ｍｘｎ及びに＋ｎ ｎｔｌｈ　Ｎ、　Ｍｕ＋ｐｂ７により発明されたＡｌｌｌＧＡｌｌｌＧｌｌ−Ｐ ＥＩＩＦＯＲＶＥＣＴＯＲＡＲＲＡＹ　５ＩＧＮＡＬ　（高性能ベクトル・アレ イ信号）。 発明の背景 １、発明の分野 この発明は信号アレイのデジタル処理、特にデジタル信号処理装置の制御に関わ る。関連のデジタル信号処理装置を正しく制御することにより、信号アレイのフ レキシブルで高度の処理が可能になる。 ２、関連技術の説明 関連技術では、例えば高速フーリエ変換のような複雑なアルゴリズムによる信号 アレイのデジタル処理が、多くの場合２つの方法を利用して行われている。第１ の方法では、デジタル信号処理手段として、適当なソフトウェア・プログラムの 制御下に動作する汎用デジタル処理装置がある。この処理方法は比較的低速であ り、信号処理をリアルタイムで行　。 なうという普通課される条件が満足されない。第２の方法では、必要な処理を実 行するためにコンポーネントを適当に結合する。装置をコンポーネントの結合に より構成するため比較的長い信号経路が必要となり、許容限度を越える低速な処 理となり易い。 最近、半導体基板上に製造さね一基数−４高速フーリエ変換アルゴリズム及び混 合基数−４／基数−２高速フーリエ変換アルゴリズムを実行する処理演算の実行 を可能にするデバイスが開発されている。これらのアルゴリズムは高速フーリエ 変換の迅速な実行を可能にするから、高周波デジタル信号をリアルタイムで処理 することは今や可能である。しかし、例えば処理すべきアレイに含まれる要素の 数ように、処理すべき仕事には大きい可変性があるから、プロセッサーの半導体 基板上に形成されたコンポーネントに制御機能を組み込もうとしても容易ではな い。 発明の特徴 デジタル信号のアレイを処理する改良型装置を提供することが本発明の目的であ る。 デジタル信号アレイの処理を制御する制御装置を提供することが本発明の特徴で ある。 複数のアドレス・ジェネレーターがこれと連携する複数のメモリーユニットにア ドレス信号を印加できるデジタル信号アレイ処理制御装置を提供することも本発 明の特徴である。 デジタル処理手順を再帰的に実行できるデジタル信号処理システムを提供するこ とも本発明の特徴である。 信号アレイ処理手順を単独で、または信号処理装置のシーケンスの一要素として 実行できるデジタル信号処理システムを提供することも本発明の特徴である。 デジタル信号処理システム待ち時間の変化に容易に適応することも本発明の特徴 である。 信号群アレイに対する基数−４高速フーリエ変換を行う改良型システムを提供す ることも本発明の特徴である。 処理中の信号群アレイのオーバーラツプに適応できるデジタル信号処理システム を提供することも本発明の特徴である。 発明の要約 本発明の上記及びその他の特徴は、専用デジタル信号処理装置及び連携のメモリ ー装置によって信号アレイの処理を制御できる制御装置によって実現される。 この制御装置は、該制御装置にあらかじめ入力されている命令シーケンスをマイ クロプロセッサ−及び／又は専用メモリー装置によって実行する。それぞれの命 令は連携のデジタル信号処理装置の構成及び連携のメモリー装置の構成を決定し 、従って、実行中のアルゴリズムの実行を制御するために用いるフィールドを含 む。それぞれの命令は、連携のデジタル信号処理装置によって処理すべき信号ア レイが記憶されているメモリー装置を識別し、処理すべき信号アレイが記憶され ているメモリー・アレイのアドレス・シーケンス装置を起動し、処理された信号 アレイが記憶されるメモリー・アレイのアドレス・シーケンス装置を起動する。 信号アレイのアドレスが入力されるメモリー・アレイを制御することにより、メ モリー・アレイの作用を制御することができる。こうして単一の適当に構成され たデジタル信号処理装置が本発明の制御装置と協働して、例えば、基数−４高速 フーリエ変換アルゴリズムを実行するマルチステップ・プログラムを実行するこ とができる。制御装置を利用して複数のデジタル信号処理システム間で特定の制 御信号を交換する場合、、システムを逐次的又はカスケード式に結合して信号ア レイ処理をスピードアップすることができる。制御装置は、結合されたデジタル 信号処理システムにアクセスすることによりデータ処理システム間で処理される 信号の流れを制御することができる。この制御により、複数データ・アレイの同 時処理が可能になる。制御装置はまた、アレイのサイズ、待ち時間、及びデータ 群間のオーバーラツプ・サイズに関する情報を記録して信号アレイ処理のフレキ シブルな実行を可能にするレジスターをも含む。 本発明の上記及びその他の特徴を添付の図面に沿って更に詳しく以下に説明する 。 図面の簡単な説明 図ＩＡは基数−４高速フーリエ変換を利用する６４個の要素より成るアレイの変 換を、図ＩＢは元の信号の順序と変換後の信号の順序との一般的な関係を、図Ｉ Ｃはデジタル信号処理装置によって行われる基数−４高速フーリエ変換をそれぞ れ示す。 図２は本発明のデジタル信号処理装置を制御する装置の機能ブロックダイヤグラ ムである。 図３は制御装置命令のフォーマットを示す。 図４Ａ及び図４Ｂはメモリーに機能が再割当てされているデジタル信号処理アル ゴリズムを実行する再帰処理を行うシステム構成を示す。 図４０及び図４Ｄは機能を再割当てされるメモリーと連携して再帰処理を行うダ ブル・バッフアート入出カシステム構成を示す。 図４Ｅは本発明の装置を利用する最小構成を示す。 図５Ａ及び図５Ｂは本発明を利用する複数の逐次デジタル信号処理システムの動 作を示す。 図６Ａ及び図６Ｂは図２の制御装置における待ち時間レジスターの使用態様を示 す。 図７は周波数ドメインにおけるデジタル信号フィルタリングに本発明を利用する 場合の態様を示すフローチャートである。 図８はアレイとアレイ処理後に捨てられる信号との間のオーバーラツプを示す。 図９は本発明を利用して図８に示す処理を実行できるデジタル信号処理システム を示す。 好ましい実施例の説明 ４、

【図面の簡単な説明】

図ＩＡは、周波数変換法におけるデシメーションを利用して複素数の６４要素ア レイに対して行われる基数−４高速フーリエ変換のフローダイヤグラムである。 左カラムの数０−６４はアレイ要素の順序を示す。右カラムの数０−６４は元の 順序に対する変換済みアレイ要素の順序を示す。６４要素アレイの変換には３つ の処理手順がある。処理手順１では総計６４３要素アレイに亘る要素が組み合わ される。処理手順２では８アレイ要素の４つのグループのそれぞれにおいてアレ イ要素が組み合わされる。処理手順３では４アレイ要素の１６のグループのそれ ぞれにおいて要素が組み合わされる。当業者には明らかなように、アレイ要素の 組み合わせにはスケーリング定数が使用さね、また、複数の（基数−４変換では ４個の）アレイ要素からの量の組み合わせが行われる。 図ＩＢには、高速フーリエ変換の各手順において実際に組み合わされるアレイ要 素の関係を示した。例えば、図ＩＡに示した手順１において、変換される複素数 ｑ（０）はｐ（０）　、ｐ　（１６）　、ｐ　（３２）及びｐ（４８）からのコ ンポーネントを含む。図２Ｂでは、ｎ＝０．１１．１８、　（Ｎ／４−１）　、 Ｎ＝６４゜図ＩＣには、４個の複素変数及び４個の複素桁移動子に対するデジタ ル信号処理装置の作用効果を示す。図ＩＣについて以下に説明する。 入力変数は： １２　＋　ｊｉｌ：　ただし２＝０−３桁移動子は・ ｃｌ　＋ｉ＋２；　ｔ：だし１＝０−３中間変数は： １２　＋　ｉｙ２；　ただし２＝０−３または：ａｏ　＋　ｊｂｏ　＝［（＋０ 　＋　＋２）　＋　（＋ｌ　＋　＋３）］　＋　１ｆ（ｉＧ　＋　ｉ２）　＋　 ｆｉｔ　＋　ｉ３）］！＋　＋　ｊｂｌ　＝　［（ＴＯ−１２）　＋　（ｉｌ　 −ｉ３１］　＋　ｉ［１０−ｉ２１　−　（＋１　−　＋３）］ａ２　＋　ｉｂ ２　：［（＋ｆｌ　＋　＋２）　＋　ｂｌ　＋　＋３）］　＋　ｉ　［（＋０　 ＋　ｉ２１−　（ｉｌ÷１３）］ａ３　＋　ｉｂ３　＝［（ＴＯ−１２１＋　（ ｉｌ　−ｉ３）］　＋　１ｆ（ｉｏ　−ｉ２１　＋　（目−＋３）］出出力数は ： ＋２　＋　ｊＨ２；　ただし２＝０−３または：１０　＋　ｉｙｏ　”　（ａｏ 　＋　ｊｂＱ）　＊　（ｃＯ＋　１ｓＯ）１１　＋　ｉｙｌ　＝　（ｉｌ　＋　 ｊｂｌ）　傘　（ｃｌ　＋　１ｌｌ）！２＋ｊ７２・（ａ２＋１ｂ２）本（ｃ２ ＋ｉ＋２）ｘ３　＋　ｉｒ３　＝（ａ３　＋　１ｂ３１　零（ｃ２　＋　ｉ＋３ ］上記方程式において、ｊ＝　（−１）”２であり、＊は複素乗算を示す。上記 方程式はデジタル信号処理装置の処理能力を式で表したものである。基数−４高 速フーリエ変換を行うには、値Ｃ０＝１及び５Ｏ＝０を設定しなければならない 。 図２には、本発明のデジタル信号処理装置制御装置２０の機能ブロックダイヤグ ラムを示す。制御装置２０は命令メモリー２０２に記憶されている命令の実行を 制御する命令プロセッサー２０３を含む。好ましい実施例では命令メモリーが３ ２ワードを記憶できる。 命令プロセッサー２０３の制御下に、メモリー・レジスター２０２からの命令が 命令レジスター２０１に入力される。命令レジスター２０１は連携のデジタル信 号処理装置及び連携のメモリー装置にプログラマブル出力信号（即ち、制御信号 ）を送る。命令レジスター２０１は、入力アドレスシーケンサ−（ＩＡＳ）２１ １、アドレス読み取りシーケンサ−（ＲＡＳ）２１２、補助アドレスシーケンサ −（ＸＡＳ）２１３、アドレス書き込みシーケンサ−（ＷＡＳ）２１４及びアド レス出力シーケンサ−（ＯＡＳ）２１５を含むアドレス・ジェネレーターを制御 する制御信号を出力する。命令レジスター２０１からの制御信号は、バス・マル チプレクサ−２０４による５つの選択された（制御信号によって）メモリー装置 ＡＤＲＡ、　ＡＤＲＢ、　ＡＤＲＸ、、ＡＤＲＣ，ＡＤＲＤノ１つへ５つノアド レス−ジェネレーター２１１−２１５の出力の供給を制御する。制御袋ｒ１１２ ０はアレイの要素を処理するのに必要なデータを記憶している複数のレジスター ２２０を有する。レジスター２２１はアレイ・サイズを表わす値を記憶し、レジ スター２２２は連携のデジタル信号プロセンサーだけでなく連携の（例えば、メ モリー）装置内での信号待ち時間を表わす情報を記憶し、レジスター２２３はア レイを処理するため２つのアレイの要素として含まれる信号アレイ要素の数を表 わす値を記憶し、制御レジスター２２４はデジタル信号処理のフレキシビリティ −を高める情報を記憶する。制御袋Ｎ２０は命令レジスターに直接入力される外 部命令を持つことができる。入力制御信号は制御装置２０を初期設定（ブート） するのに利用でき、命令を命令メモリー２０２に、パラメーターをレジスター・ バンク２２０をそれぞれロードすることができる。制御装置はシステムクロｙり 信号ＣＬＫＩＮを受信し、信号処理システムに入力中の信号アレイに関するクロ ック信号（＋ＣＬＫ信号）、処理された信号アレイを受信する装置に関するクロ ック信号（ＯＣＬＫ信号）及び制御装置の初期設定に関するクロック信号（ＩＩ ＣＬＫ信号）を受信することができる。 図３には、好ましい実施例の命令フォーマットを示す。命令は２０個のピント位 置を含む。ビット位、ｌ１ｌＯ−７にはプログラマブル出力信号が記憶されてい る。これらの出力信号は連携のデジタル信号処理装置及び制御装置と連携するそ の他の装置を制御するのに利用される。ビット位ｆｆ１８１１はバス・マルチプ レクサ−２０４の構成を制御することにより、各アドレス・ジェネレーターから の信号がどのメモリー装置に供給されるかを決定する。ビット位１１１２−１３ は補助メモリーをアドレスするアドレス信号群＾ＤＲＸのためのスケーリング定 数を提供する。このメモリーに記憶されているデータ群は処理演算における重み 付は因数であり、スケーリング定数がサイズの異なる複数のアレイに共通の１つ のデータ群を与えることができる。ピット位置１４は処理アルゴリズムのパラメ ーターを決定する。好ましい実施例では、このパラメーターが高速フーリエ変換 における混合基数演算の使用を示す。ビット位置１５−１９は信号アレイに対し て行われるアドレス動作のタイプを規定する。即ち、アドレス・ジェネレーター ２１１−２１．５によって採用されるシーケンスを制御する。 図４Ａには、デジタル信号処理アルゴリズムを再帰的に実行するシステムの構成 を示す。 処理すべき信号アレイがメモリー装ｆｆ１Ｂ４１に入力される。即ち、制御装置 ２０の制御下にＤＡＴＡ　ＩＩＩ信号がメモリー装置Ｂに入力される。メモリー 装置Ｂ４１に記憶された信号列はその後、ＲＡＳアドレス・シーケンサ−から出 力されるアドレス信号ＡＤＨＨに応答してデジタル信号処理装置４０に入力され る。これと同時に、メモリー装ｆｆ１ｆＸ４２からの信号群が制御装置２０のＲ ＡＳアドレス・ジェネレーターからのＡｒ１ＲＸ信号の制御下にデジタル信号処 理装置４０に入力される。メモリー装置Ｘ４２に記憶された信号は高速フーリエ 変換手順の実行における移くの場合、高速フーリエ変換アルゴリズムに関連して ライドル因数と呼称される）重み付は因数である。デジタル信号処理装置４０の 構成は制御装置２０から９制御信号（プログラマブル出力信号）によって決定さ れる。デジタル信号処理装ｆ１４０によって処理された信号は制御装置１２０の アドレス書き込みシーケンサ−ＷＡＳからの＾［ｌＲＣ信号の制御下にメモリー 装置Ｃ４３に入力される。制御装置２０からの制御信号は処理手順の実行を制御 するためデジタル信号処理装置に入力される。デジタル信号処理装置１４０のバ ス４０１は、好ましい実施例ではデジタル信号処理装置の入口ポートを出力ポー トに制御自在に結合する。 （以下余白） 図４Ｂには、再帰デジタル信号処理システムの構成を示す。このシステムは、デ ジタル信号処理デバイス４０に入力されるアレイ信号が、例えば図４Ａに示した 構成によって処理された後メモリー装置Ｃ４３に記憶されることを除けば、図４ へのシステムと同様である。制御袋［２０のアドレス読み取りシーケンサ−ＲＡ Ｓから発生する＾ＤＩＩＣアドレス信号の制御下に、図４八に関連して述べた動 作における入力ポートとして作用するデジタル信号処理デバイス４０の入力ポー トに（中間）アレイ信号が入力される。デジタル信号処理デバイス４０からの出 力信号は、制御袋’＋１２０のアドレス書き込みシーケンサ−ＷＡＳから発生す る＾ＤＲＢアドレス信号の制御下に入力ポートを介して入力される。いわゆる入 力ポート及び出力ポートの機能を制御する装置をデジタル信号処理デバイスに組 み込むことによって、信号アレイの再帰的処理の流れを反転させることができる 。処理演算が終わると、処理済みデータ信号がメモリー装置ｃ４３から抽出され る。 図４Ｃでは図４Ａ及び図４Ｂのシステム構成を単一の図にまとめ、メモリー装置 １Ａ４５及びメモリー装！Ｄ４４を加えである。再帰的なデジタル信号処理アル ゴリズムの実行は、ＲＡＳ又はＩｌ’ＡＳアドレス・ジェネレーターから出力さ れるＡＤＲＢアドレス信号を供給されるメモリー装置１Ｂと、ＷＡＳ及びＲＡＳ アドレス・ジェネレーターからのＡ［１ＰｉＣアドレス信号を供給されるメモリ ー装置Ｃとの間で行われる。デジタル信号はメモリー装！Ｂ４１とメモリー装置 Ｃ４３の間で交換され、所定のアルゴリズムを実行するための制御装置２０の制 御下にデジタル信号処理デバイス４０によって処理される。この処理に際しては 、メモリー装置に記憶されている信号群がメモリー装ｆｆ１Ｘからの信号群と組 み合わされるのが普通であり、メモリー装［ＩＸからのデータはＲＡＳアドレス ・ジェネレーターからの＾ｆ）ＲＸアドレス信号によって決定される。ＩＡｓア ドレス・ジェネレーターからの＾ＤＲ人アドアドレス信号答して、別のメモリー 装］Ａ４５はたとえ先に入力された信号アレイが処理中であっても、ＤＡＴＡ　 ＩＮ信号の入力を可能にする。同様に、メモリー装置Ｄ４４は、ＯＡＳアドレス ・ジェネレーターからのＡＤＲＤアドレス信号に応答して、システムからの処理 済み信号アレイの抽出を可能にする。 図４Ｄに示すように、図４Ｃのデジタル信号処理システムがメモリー装置Ｂ４２ 及びメモリー装置Ｃ４３に記憶されている信号アレイの処理を完了すると、制御 装置２０のバス・マルチプレクサ−の作用下にメモリー装置Ｃ４３が０＾Ｓアド レス・ジェネレーターからＡＤＲＣアドレス信号を受信し、列部装置にＤＡＴＡ 帆了信号を入力する。メモリー装置Ｂ４１はＩＡｓアドレス・ジェネレーターか らＡ１１ｌｌｌ！アドレス信号を受信し、処理すべき信号アレイのＤＡＴＡ　Ｉ Ｎ信号がメモリー装置１Ｂ４１に入力される。これと同時に、（図４０のシステ ム構成の結果として）メモリー装ｆｌＡ４１に記憶されている信号アレイはＲＡ Ｓアドレス・ジェネレーター及（ＪＡＳアドレス・ジェネレーターから適当に入 力されたアドレス信号に応答してデジタル信号処理デバイス４０を通ってメモリ ー装置Ｄ４４へ転送されることで処理される。従って、メモリー装ｆｌｌＡ４５ 又はメモリー装置Ｄ４４に記憶されている信号アレイを反復処理することにより 、処理アルゴリズムを再帰的に実行することができる。すでに処理されてメモリ ー装［Ｃ４３に記憶されている信号アレイは、メモリー装置Ｃ４３へのＯＡＳア ドレス信号の入力により外部装置に入力される。空になり、使用されていないメ モリー装置Ｂ４１には、信号アレイ処理が行われている間ＩＡＳアドレス信号が 入力される図４Ｅには、本発明に従ってデジタル信号アレイを処理する最小のシ ステム構成を示す。 この構成では、デジタル信号処理出力４０はメモリー装置Ｘ４３のほかにメモリ ー装！ＦＡ４５を備えるだ１ブである。従って、（システムにデータを入力する ためには’）　ＩＡＳアドレス・ジェネレーターによって、（デジタル信号処理 装置への信号群を読み取るためには）ＲＡＳアドレス・ジェネレーターによって 、（メモリー装ｆｆ１Ａ４５に信号群を書き込むためには）　ＲＡＳアドレス・ ジェネレーターと（処理済み信号を外部装置へ出力するためには）ＯＡＳアドレ ス・ジェネレーターによってそれぞれＡ［ｌＲＡＲＡＳドレスを形成しなければ ならない。（補助メモリーのほかに）メモリーが１つだけで間に合うのは、デジ タル信号処理装置４０の内部バス４０１の作用と、制御装置２０のバス・マルチ プレクサ−の作用によるものであり、内部バス４０１は処理済み信号群を入力ポ ートに入力することを可能にし、バス・マルチプレクサ−はアドレス信号をメモ リー装置に入力することを可能にする。システムの簡略化が処理速度の犠牲にお いて初めて可能になることはいうまでもない。デジタル信号処理装置の入出力信 号は同じ（入力）ボートを通過し、同時通過は不可能であるから、少なくともも う１つのメモリー装置を備えたシステムに比較してシステムの速度が落ちるのは やむを得ない。 図５Ａ及び図５Ｂには、本発明の制御装置を利用する複数の逐次式又はカスケー ド式デジタル信号処理システムの動作を示す。図示実施例の場合、３つのシステ ム、即ち、システムＡ５１、システムＢ５２及びシステムＣ５３を使用する。た だし、逐次式又はカスケード式システムの数は任意である。デジタル信号処理シ ステムＡ５１、Ｂ５２及びＣ５３は、デジタル信号処理装置４０Ａ、４０Ｂ、４ ０Ｃ；メモリー装置Ｂ４．ＬＡ、４１Ｂ、４ＩＣ；ノー１１−ＩＪ−装ｆｌＸ４ ２Ａ、４２Ｂ、４２Ｃ、メモリー装置ｔＣ４３Ａ、４３Ｂ、４３Ｃ。 及び制御袋ｆｆ１２ＯＡ、２０Ｂ、２０Ｃをそれぞれ含む。この他に、（シーケ ンス力り最初のシステムＡ５１はメモリー装’ｔｌＡ、　４５　Ａを含ろ、（シ ーケンス力り最後のシステムＣ５３はメモリー装置Ｄ４４Ｃを含む。図５八に示 すように、処理すべき信号アレイのＤＡＴＡＩＮ信号は、制御装置２０Ａからの ＩＡＳアドレス信号に応答してメモリー装置Ａ４５Δに入力される。ＲＡＳアド レス信号によって決定されたメモリー装置Ｂ４１Ａの場所に記憶されている先行 信号アレイは、デジタル信号処理装置１４０Ａにおいて処理され（かつ多くの場 合、ＸＡＳアト１／ス信号によって決定されるメモリー装ｆｆ１Ｘ４２Ａの場所 に記憶されている重み付は因数又はその他の定数と組み合わされ）、その結果得 られたアレイはＷＡＳアドレス信号によって決定されるメモリー装！１ｃ４３Ａ の場所に記憶され、この場合、ＲＡＳ　、　ＸＡＳ　、　ＷＡＳ信号は制御装置 ２ＯＡにおいて形成される。システムＢにおいては、ＲＡＳアドレス信号によっ て決定されたメモリー装置Ｂ４１Ｂの場所に記憶されている一部処理された先行 信号アレイがデジタル信号処理装置！４０Ｂにおいて処理され（かつ多くの場合 、ＸＡＳアドレス信号によって決定されるメモリー装ｆｉｌ！Ｘ４２Ｂの場所に 記憶されている重み付は因数又はその他の定数と組み合わされ）、メモリー装ｆ ｆ１ｃ４３ＢにＦ憶さね、この場合、ＲＡＳ　、　ＸＡＳ　、　ＷＡＳアドレス 信号は制御袋ｆｉ２０Ｂにおいて形成される。システムＣ５３においては、ＲＡ Ｓアドレス信号によって決定されたメモリー装置ｉｉＢ　４１．、　Ｃの場所に 記憶されている一部処理された先行信号のアレイがデジタル信号処理装置！４０ Ｃにおいて処理され（かつ多くの場合、ＸＡＳアドレス信号によって決定される メモリー装５１Ｘ４２Ｃに記憶されている重み付は因数又はその他の定数と組み 合わされ）、ｗＩＩＳアドレス信号によって決定されるメモリー装［ＩＣ４３Ｃ の場所に記憶され、この場合、ＲＡＳ　、　ＸＡＳ　、　ＷＡＳアドレス信号は 制御装置２ＤＣにおいて形成される。また、制御袋！２０ＣからのＯＡＳアドレ ス信号の制御下に、メモリー装置Ｄ４４ｃに記憶されている信号アＬ／イがｆ） ＡＴＡ　ＯＵＴ信号としてシステムＣ５３から取り出される。システムＡ５１、 Ｂ５２及びＣ５３による処理が完了した後、逐次システムの構成が図５Ｂに示す ように変わる。システムＡ５１において、制御装置１２ＯＡからのＩＡＳアドレ ス信号によって決定されるメモリー装置４１Ａの場所にＤＡＴＡＩＮ信号が記憶 さねへすでに記憶されているアレイの処理が完了すればメモリー装置Ｂ４１Ａが 利用可能となる。メモリー装置１ｆＡ４５Ａに記憶されている信号アレイが、制 御袋ｆｆ１２ＯＡからのＲＡＳアドレス信号に応答してデジタル信号処理装置１ ！！４０Ａに入力される。 デジタル信号処理装置４０Ａは、入力された信号アレイを制御装置２０Ａからの 制御信号に応答して処理し、この処理に際しては、制御袋ｆ１２０ＡからのＸＡ Ｓアドレス信号及び所与の命令に応答し、てメモリー装ＭＸ４２Ａに記憶されて いる信号群が使用され、処理された信号アレイは制御装置２０ＢからのＷＡＳア ドレス信号によって決定されるメモリー装置８４１　Ｂの場所に記憶される。メ モリーＣ４３Ａに記憶されている信号アレイは、制御装置２０Ａにおいて形成さ れたＲＡＳアドレス信号に応答してデジタル信号処理装置１４０Ｂに入力される 。入力された信号アレイは、制御装置１２０Ｂからの制＠信号に応答してデジタ ル信号処理袋！１４０Ｂにおいて処理さ枳この処理に際しては、制御装置１２Ｑ ＢからのＸＡＳアドレス信号に応答してメモリー装置１Ｘ４２Ｂに記憶されてい る信号群が使用され、処理された信号アレイは制御袋ｆｆ１２０ｃからのＷＸ、 Ｓアドレス信号に応答してメモリー装ｆｆ１８４１Ｃに入力される。メモリー装 ５１Ｃ４３Ｂに記憶されている信号アｌノイは、制御装置２０Ｂからのアドレス 信号に応答してデジタル信号処理袋ｆｆ１４０ｃに入力される。この信号アレイ は、制御装置２０Ｃからの制御信号に応答してデジタル信号処理袋！４０Ｃによ って処理さね、処理に際しては、制御装置Ｗ２０ｃからのＸＡＳアドレス信号に 応答して、メモリー装置Ｘ４２Ｃに記憶されている信号群が使用され、処理済ろ 信号は制御袋＠２０ＣからのＷＡＳアトＩノス信号に応答してメモリー装ｒｌＩ Ｄ４５Ｃに記憶される。メモリー装置ｗＣ４４Ｃに記憶されている信号アレイは 、制御装置２０　ＣからのＯＡＳアドレス信号に応答してシステムＣ５２から転 送される。制御装置Ａ、　Ｂ、　Ｃからの５ＹＮＣ（ＥＮＤ　ＯＦ　ＰＡＳＳ） 信号及びＧＯ（ｉｌＥＧＩＮＮＩＮＧＯＦ　ＰＡＳＳ）が処理装置間の信号転送 を同期化する。 図６Ａには、本発明のデジタル信号処理の待ち時間に関与する要因を示す。制御 装置において形成されるＲＡＳダドレス信号は、メモリー装置１Ｂ４１のアドレ ス動作が正確に行われるようにするためアドレス・ラッチ４１２がアドレス信号 経路に挿入されるような周波数の信号であればよい。同様に、ＸＡＳアドレス信 号はメモリー装ｆｆ１Ｘ４２へ入力される前にラッチ回路４２２に入力される。 ラッチ回路４１２に記憶されているＲＡＳアドレス信号によって識別されるアド レスのデータ信号は、デジタル信号処理装置１４０に入力されるまえに一時的に データ・ラッチ回路４１１に記憶さね、アドレス・ラッチ４２２に記憶されてい るＸＡＳアドレス信号によって決定される場所に記憶されているデータ信号は、 デジタル信号処理袋ｆｆ１４０に入力されるまえに一時的にデータ・ラッチ４２ １に記憶される。データ信号を入力されると、デジタル信号処理装置は信号の伝 播を遅延させる。この遅延を図６八においてラッチ＃１．４９１乃至ラッチ＃ｎ 、４９９で示す。ラッチ４９１−４９９は、パイプライン式デジタル信号処理装 置のそれぞれ異なる段であると考えることができる。信号がデジタル信号処理袋 ｆｆ１４０によって処理された後、出力信号はデータ・ラッチ回路４３］に一時 記憶される。次いで出力信号は、制御袋ｆｆ１２０で形成されてアドレス・ラッ チ４３２に記憶されているＷ入５アドレス信号によつ°Ｃ決定されるメモリー装 置Ｃ４３の場所に記憶される。このように構成すると、典型的には各ラッチ回路 の信号伝播遅延が１システム・クロック・サイクルとなる。同様に、メモリー装 置からのデータ信号抽出には通常１クロツク・サイクルが必要である。従って、 制御装置１ｆ２０においてＲＡＳアドレス信号が発生してから２システム・クロ ック・サイクルだけ遅れてデジタル信号処理装置４０にデータ信号が入力される 。同様に、ＸＡＳアドレス信号の発生からこのアドレス信号によって識別される データ信号が入力されるまでの遅延も、２システム・クロック・サイクルである 。デジタル信号処理装置は、この装置が行わねばならない処理動作に応した長さ を遅延を持つのが普通である。好ましい実施例では、デジタル信号処理装置の入 力ポートへのデータ信号の入力と出力ボートへの処理ずみデータ信号の入力との 間に４システム・クロック・サイクルの遅延が介在するように、デジタル信号処 理装置を設計する。出力信号は、メモリー装置Ｃ４３に入力されるまえに、１シ ステム・クロ・ンク・サイクル遅延される。ＷＡＳアドレス信号は、データ信号 の記憶場所を決定するＷＡＳアトＬｌス信号がメモリー装置Ｃに入力されるまえ に、１システム・クロック・サイクルの遅延がある。 図６Ｂには、待ち時間となる装置の遅延の効果を示す。デジタル信号処理装置及 び関連装置のシステム待ち時間は、命令レジスターがＲＡＳ及びＸＡＳ　ＩＮ号 を発生させると始まり、データ信号がメモリー装置ＩＩＣに入力されると終わる 。システムの待ち時間は、デジタル信号処理装置において、データ信号が処理さ れるのに必要な時間を含む。図示実施例の場合、メモリー装置１１Ｂ及びメモリ ー装置Ｘからのデータ信号供給に伴う遅延は等し、い。必要条件ではないが、こ のように遅延時間を等しくすることで設計を単純化するのが普通である。 システム待ち時間を利用することにより、処理済みデータ信号の記憶をデジタル 信号幻理装置への未処理データ信号の入力と同期化することができる。制御装置 はこの遅延を自動的に補償し、て、ユーザーが適当な構成の信号を制御レジスタ ー−・入力できるようにする。 図７には、本発明のデジタル信号処理システムを利用して周波数ドメインにおけ るデジタル・フィルタリングを行うプロセスを示す。ステップ７１において、連 続するデータ・アレイがオーバーラツプするようにＤＡＴＡＩＮ信号が記憶され る。ステップ７２において、乗算でウィンド・データがアレイ・データと組み合 わされる。ステップ７３において、記憶されている重み付は因数を利用して高速 フーリエ変換が行わね、周波数ドメイン信号アレイが得られる。ステップ７４に おいて、フィルターの記憶されでいる周波数応答が周波数ドメイン信号アレイと 組み合わされる。ステップ７５において、記憶されている重み付は因数を利用し て逆高速フーリエ変換が信号アレイに対して行われ、その結果、アレイが時間ド メイン信号アレイに変換される。ステップ７６において、アレイ・オーバーラツ プの結果であったアレイの信号が取り除かれ、ＤＡＴＡ　ＯＵＴが得られる。 図７に示すようなプロセスにおいては、長いシーケンスが複数のデータ・セグメ ント、即ち、データ・アレイに分割される。図８に示すように、オーバーラツプ するようにデータ・アレイに拘束を与えることにより、長い信号シリーズをもつ と短い信号シリーズとして処理する影響を最小眼に抑えることができる。アレイ のオーバーラツプ部分は、処理後播てらｔＮＳＤＡＴＡ　ＯＵＴ信号には含まれ ない。 図９には、図７に示し、た手順の再帰的な実行を目的とする本発明装置の使用態 様を示す。 デジタル信号処理装置は制御装置２０の制御下に処理機能を行う。図４Ｃ及び図 ４Ｄに示した構成の場合と同様に、再帰的構成は、デジタル信号処理袋Ｒ４０の 入力ポートに結合された２つのメモリー装置１１Ａ４５及びＢ４１を含み、一方 ２つのメモリー装置Ｃ４３及びＤ４４はデジタル信号処理装置４０の出カポ−Ｉ ・に結合されでいる１、また、メモリー装置Ａ４５にオーバーラツプ・メモリー 装置Ａ４５５を連携させ、メモリー装置１Ｂにオーバーラツプ・メモリー装置Ｂ ４１５を連携させる。さらにまた、メモリー装ｆｆ１Ｘのほかにメモリー装置Ｘ （ウィンドー）４２５及びメモリー装置Ｘ（フィルター・パラメーター）４２６ をも設けることにより、アＬ／イ及びフィルター・データの処理中に使用される 数値セ・ソトを増大させる。追加の入力メモリー装置１４５５及び４１５は、オ ーバーラツプ計算に使用されるアＬ〆イの信号を記憶するためのものである。入 力メモリー装置アレイを正しくアト１／スすることにより、オーバーラツプ信号 を連続する次のアＬ・・イと組み合わせ、これと−緒に処理することができる。 同様に、出力信号を正しくアドレスすることにより、処理済みオーバーラツプ信 号を除くことができる。オーバーラツプ量は図２のオーバ・・う・ツブ・１ノジ スター２２３に記憶されており、該レジスター２２３はオーバー−ｊツブ信号を 含む信号ア１ノイに対するアドレス動作及びオーバーラツプ処理済み信号の排除 を制御する。 （以　下　余　白） ２、好ましい実施例の動作 本発明は、デジタル信号処理装置をフレキシブルに制御する。好ましい実施例で は、入力された複素信号群に対する基数−４高速フーリエ変換、２組の入力複素 信号群に対する基数−２高速フーリエ変換、２Ｎ個の実信号群を形成するための Ｎ個の複素信号群に対する高速フーリエ変換、及びＮ個の実信号群を形成するた めのＮ個の複素信号群に対する高速フーリエ変換を行うようにデジタル信号処理 装置を構成することができる。また、好ましい実施例のデジタル信号処理装置は 、混合基数−４／基数−２手順を実行することができるだけでなく、入力された 複素信号群に対して多数の四則演算及び論理演算を行うこともできる。 デジタル信号処理の実行に際して処理機能と制御機能を分離したから、フレキシ ブルなデジタル信号処理システムが得られる。従って、このシステムに使用され るデジタル信号処理装置を、制御装置の動作を制御するプログラムを混乱させる ことなく、異なる又は予期しない処理手順に適応できるように再設計することが できる。同様に、処理アルゴリズムが不変である予期しない制御条件に対応する ためには、制御装置だけを再設計すればよい。アドレス・ジェネレータ司＾Ｓ　 ５ＲＡＳ　、　ＸＡＳ％ＷＡＳ　、　ＯＡＳは、好ましい実施例の場合、シーケ ンシング装置によって実現する。高速フーリエ変換演算における重要な変数は、 信号群アレイのサイズだけである。信号群アレイ・サイズが変換演算に使用され る重み付は因数を決定することはいうまでもない。この量は既知であり、本発明 ではレジスターに記憶されているから、アドレス動作のシーケンスを制御装置内 に固定（）入−ドワイヤリングにより）することができる。信号アレイの処理に 際しては、処理すべきデータ群がアレイ中に、アドレス・シーケンサ−を利用し てアレイをアドレスするのに役立つ周期的アドレスを有する。典型的な信号アレ イ処理においては、アレイの周期性とサイズだけでシーケンスを特定することが できる。デジタル信号アレイの処理、特に高速フーリエ変換に精通した当業者に は公知のように、入力信号群としての順次位置を有する出力信号群は異なるアド レスに対応することができる。この異なるアドレスには、アドレスを表わす論理 信号群を反転させることによって正しい順次アドレスを形成するいわゆるディジ ット反転手順によって対応することができる。 再び図３において、制御装置命令フォーマットのビット位５！１４は混合基数ア ルゴリズムを示す。高速フーリエ変換アルゴリズムにおいて、基数−２バタフラ イ手順は２Ｎ個の要素からなるアレイに対して行われる。基数−４バタフライ手 順は４Ｍ個の要素からなるアレイに対して行われる。ただし、基数−４バタフラ イ手順の方が必要とする計算（Ｍ）が少ないから、高速フーリエ変換における手 順としてはこの方が好ましい。従って、偶数個の基数、−４アレイに分解できる サイズのアレイであれば、処理すべきアレイ全体について混合基数アルゴリズム を採用すればよい。即ち、先ず基数−２手順を利用し、次いで基数−４手順を利 用して、元のアレイを構成する基数−４７レイのそれぞれを処理する。 制御装置２０のバス・マルチプレクサ−２０４を組み込むことによって、デジタ ル信号処理システムに与えられるフレキシビリティ−を図４Ａ−４Ｅ及び図５Ａ −５Ｂに示す。 バス・マルチプレクサ−２０４により、メモリー装置の機能を制御装置２０に入 力される命令に応じて変えることが可能になる。例えば、再帰アルゴリズムの実 行中、バス・マルチプレクサ−２０４の構成はメモリー装置が信号アレイをデジ タル信号処理装置に入力しつつあるのか、デジタル信号処理装置から受信しつつ あるのかを判断する。システムをカスケード式にまたは逐次的に結合する場合、 隣接システムに対する入出力をアドレス信号が制御する。好ましい実施例では、 システム・クロック信号ＣＬＫＩＮがこれと連携する周期的同期信号を有し、該 同期信号を利用することによって複数のデジタル信号処理システム間の動作を同 期化することができる。ＣＬＫＩＮ信号はまた、ＥＮＤ　ＯＦ　ＰＡＳＳ及びＢ ＥＧＩＮＮＩＮＧ　０ＦＰＡＳＳ制御信号の形成に使用されるＧＯ制御信号をも 有する。名称から推測されるように、ＢＥＧＩＮＮＩＮＧ　ＯＦ　ＰＡＳＳは関 連のデジタル信号処理装置による信号アレイ処理の開始を指示し、５ＹＮＣ信号 として利用される。同様に、ＥＮＤ　ＯＦ　ＰＡＳＳ信号は関連のデジタル信号 処理装置への信号アレイ入力の完了を示す。複数のデジタル信号処理システムに １個のＧＯ制御信号を入力することにより、連携のデジタル信号処理システムの 制御装置が特定的に起動するこ３とができる。 本発明の再帰的動作モードによる利用態様を図４Ａ−４Ｅに、カスケードまたは 逐次動作モードによる利用態様を図５Ａ及び５Ｂにそれぞれ示した。なお、この ２つの動作モードは互いに排他的ではなく、適宜組み合わせることができる。シ ーケンス中のいずれのシステムも、信号群を次の隣接のシステムに転送する前に 複数の演算を行うことができる。 以上の説明は好ましい実施例の動作に関するものであり、本発明の範囲を制限す るためのものではない。本発明の範囲は後記する請求の範囲によってのみ制限さ れる。以上の説明から、本発明の思想及び範囲に包含される種々の変更を図示実 施例に加えることは同業者にとって容易であろう。 ＦＩＧ、１４゜ ＦＩＧ、　１Ｂ。 １−ｔｓ、　ｔｃ。 Ｆｌに、　４Ｃ。 Ｆ／σ、４Ｄ。 ＤＡＴＡ　ＩＮ Ｆｌに、　４Ｅ。 ＦＩＧ、　ｆ；Ａ ＦＩＧ、　６！ｌ。 Ｉ＋← 国際調査報告

Claims (1)

1. 【特許請求の範囲】 １．複数のメモリー装置を有するデジタル信号処理装置の制御装置であって、前 記デジタル信号処理装置に入力される信号群の処理を決定する構成制御信号を前 記デジタル信号処理装置に供給する装置制御手段と；前記デジタル信号処理装置 によって処理されるアルゴリズムによって決定される前記メモリー装置に対する アドレス信号セットを供給する複数のアドレス手段と；それぞれのアドレス信号 セットをどのメモリー装置に入力すべきかを決定するスイッチ手段と； 前記アドレス信号セットのパラメーターを制御するレジスター手段からなること を特徴とするデジタル信号処理装置制御装置。 ２．前記レジスター手段が、処理すべき信号群の数を表わす指標を記憶している ことを特徴とする請求の範囲第１項に記載のデジタル信号処理装置制御装置。 ３．前記レジスター手段が、データ信号群セットを処理するのに必要なシステム 周期数を表わす指標を記憶していることを特徴とする請求の範囲第１項に記載の デジタル信号処理装置制御装置。 ４．前記レジスター手段が、前記システムに入力される一連のデータ信号群セッ トのオーバーラップを表わす指標を記憶していることを特徴とする請求の範囲第 １項に記載のデジタル信号処理装置制御装置。 ５．前記デジタル信号処理装置が、制御自在に入力信号ポートを出力信号ポート と変換するバスと複数のメモリー装置を含み、前記スイッチ手段が前記複数のメ モリー装置のうちの選択された１つの装置にアドレス信号を入力することにより 前記デジタル信号処理装置によって処理されるデータ信号群を検索し、前記スイ ッチ手段が前記複数のメモリー装置のうちの選択されたもう１つのメモリー装置 にアドレス信号を入力することにより前記デジタル信号処理装置によって処理さ れたデータ信号群を記憶させることを特徴とする請求の範囲第１項に記載のデジ タル信号処理装置の制御装置。 ６．アドレス信号発生を制御すると共にどのメモリー装置に各アドレス信号群を 入力すべきかを決定する命令手段をも含むことを特徴とする請求の範囲第５項に 記載のデジタル信号処理装置の制御装置。 ７．デジタル信号処理装置によって信号群要素のアレイに対して予定の変換を行 うことができ、前記デジタル信号処理装置がデータ信号群を記憶するメモリー装 置及び重み付け信号群を記憶するメモリー装置を有し、前記変換が前記アレイに 対する複数の処理演算を含むことを特徴とする請求の範囲第５項のデジタル信号 処理装置の制御装置。 ８．前記デジタル信号処理装置及び前記装置が一連の変換演算の１つを行い、前 記制御装置が第２デジタル信号処理装置と連携するメモリー装置にアドレス信号 を入力し、前記第２デジタル信号処理装置と連携する制御装置が前記デジタル信 号処理装置と連携するメモリー装置にアドレス信号を入力することを特徴とする 請求の範囲第５項に記載のデジタル信号処理装置の制御装置。 ９．少なくとも１個の制御信号を形成し且つこれに応答する制御信号手段をも含 み、前記制御信号が前記一連の演算を同期化することを特徴とする請求の範囲第 ８項に記載のデジタル信号処理装置の制御装置。 １０．前記装置及び前記デジタル信号処理装置が信号群アレイに対して複数の演 算を行い、前記デジタル信号処理装置が第１及び第２メモリー装置を含み、前記 第１及び第２メモリー装置が前記装置からの信号に応答して信号群を入力され且 つ信号群を検索されることを特徴とする請求の範囲第５項に記載のデジタル信号 処理装置の制御装置。 １１．前記デジタル信号処理装置が第３及び第４メモリー装置を含み、前記第３ 及び第４メモリー装置が前記制御装置からの信号に応答して信号群を検索され且 つ信号群を入力されることを特徴とする請求の範囲第９項に記載のデジタル信号 処理装置の制御装置。 １２．データ信号群セットの処理に必要なシステム周期数を表わす前記指標が処 理済み信号群を記憶しているメモリー装置へのアドレス信号入力を、前記デジタ ル信号処理装置によって処理される前に前記処理済み信号群へのアドレス信号入 力に対して制御することを特徴とする請求の範囲第３項に記載のデジタル信号処 理装置の制御装置。 １３．前記デジタル信号処理装置が第１及び第２オーバーラップ・メモリー装置 と第１及び第２オーバーラップ・レジスター一を含み、前記システムに入力され る一連のデータ信号群セットのオーバーラップを表わす前記指標が複数の信号ア レイの処理中に排除される信号群を制御することを特徴とする請求の範囲第４項 に記載のデジタル信号処理装置の制御装置。 １４．前記デジタル信号処理装置がフィルター・パラメーターを記憶するメモリ ー装置を含み、前記デジタル信号処理装置及び前記装置が入力信号群アレイに対 する前記フィルターの効果を決定することを特徴とする請求の範囲第５項に記載 のデジタル信号処理装置の制御装置。 １５．前記デジタル信号処理装置が高速フーリエ変換重み付け因数を記憶するメ モリー装置を含み、前記デジタル信号処理装置及び前記装置が信号群アレイに対 する高速フーリエ変換を行うことを特徴とする請求の範囲第５項に記載のデジタ ル信号処理装置の制御装置。 １６．入力される４つの複素信号群に対して基数−４高速フーリエ変換を行うよ うに前記デジタル信号処理装置を構成することができ、前記デジタル信号処理装 置及び前記装置が信号群アレイに対して基数−４高速フーリエ変換を行うことを 特徴とする請求の範囲第１項に記載のデジタル信号処理装置の制御装置。 １７．制御信号に応答して、前記制御信号によって決定される入力信号群に対し て演算を行い、前記制御信号に応答して第１及び第２信号ポートがそれぞれ信号 入力ポート及び信号出力ポートとして作用する時点を決定するポート手段を含む デジタル信号処理装置と：前記デジタル信号処理装置に結合されへ信号群を出入 力する複数のメモリー装置と；前記デジタル信号処理装置に制御信号を入力し、 前記メモリー装置にアドレス信号を入力する制御手段からなり、前記制御手段が 前記制御手段の動作を制御する命令手段と、前記命令手段からの信号に応答して 一連のアドレスを形成する複数のアドレス信号発生手段と、 前記制御手段に応答して、前記命令手段によって決定されるメモリー装置にアド レス信号群を入力するスイッチ手段を含む、ことを特徴とするデジタル信号処理 システム。 １８．前記デジタル信号処理装置が基数−４高速フーリエ変換、基数−２高速フ ーリエ変換、Ｎ個の複素量の高速フーリエ変換、四則演算及び論理演算のいずれ か１つを前記制御信号に応答して入力信号群に対して行うことができることを特 徴とする請求の範囲第１７項に記載のデジタル信号処理システム。 １９．前記命令手段が信号群アレイに対して複数の演算を行う命令シーケンスを 含むことを特徴とする請求の範囲第１８項に記載のデジタル信号処理システム。 ２０．前記複数のメモリー装置が、処理すべき信号アレイを記憶する第１メモリ ー及び重み付け定数を記憶する第２メモリー装置を含むことを特徴とする請求の 範囲第１９項に記載のデジタル信号処理システム。 ２１．信号群アレイに対する前記複数の演算が前記信号群アレイに対する高速フ ーリエ変換を行うことを特徴とする請求の範囲第２０項に記載のデジタル信号処 理システム。 ２２．前記複数のメモリー装置が、前記制御手段の制御下に前記デジタル信号処 理装置に入力される信号群を供給する第１及び第２メモリー装置と、前記デジタ ル信号処理装置に入力される重み付け定数を記憶する第３メモリー装置を含むこ とを特徴とする請求の範囲第１９項に記載のデジタル信号処理システム。 ２３．前記メモリー装置の少なくとも１つが第２デジタル信号処理システムと信 号群を交換し、前記信号群の交換が制御手段間で転送される同期信号によって制 御されることを特徴とする請求の範囲第２２項に記載のデジタル信号処理システ ム。 ２４．前記制御手段が５つのメモリー装置に同時にアドレス信号群を入力するこ とができ、その結果、第１メモリー装置が信号群アレイを受信し、第２メモリー 装置が信号群アレイを送信し、第３メモリー装置が前記デジタル信号処理装置に 信号群アレイを入力し、第４メモリー装置が前記デジタル信号処理装置から信号 群アレイを受信し、第５メモリー装置が前記デジタル信号処理装置に重み付け定 数を入力し、各メモリー装置の動作が前記制御手段によって制御されることを特 徴とする請求の範囲第１９項に記載のデジタル信号処理システム。 ２５．前記制御手段が前記デジタル信号処理装置の待ち時間を識別する信号群を 記憶し、前記制御手段が前記待ち時間信号群を利用することにより前記デジタル 信号処理装置に入力される信号群と前記デジタル信号処理装置から転送される信 号群との間のアドレス信号発生を協調させることを特徴とする請求の範囲第１９ 項に記載のデジタル信号処理システム。 ２６．前記制御手段がデジタル信号処理システムによって処理されるアレイ・サ イズを識別する信号群を記憶し、前記制御手段が前記アレイ・サイズ信号群を利 用してアドレス信号群シーケンスを決定することを特徴とする請求の範囲第１９ 項に記載のデジタル信号処理システム。 ２７．前記制御手段が信号群アレイ間のオーバーラップを識別する信号群を含み 、前記アレイ・オーバーラップ信号群が排除すべき信号群を制御することを特徴 とする請求の範囲第１９項に記載のデジタル信号処理システム。 ２８．信号群アレイに対するデジタル信号処理演算を行う方法であって、所定の 演算を行うようにデジタル信号処理装置の構成を制御し；制御装置において前記 信号群アレイを検索するため第１アドレス信号群シーケンスを形成し； 前記アドレス信号群シーケンスが入力される第１メモリー装置を前記制御装置に よって選択し； 前記第１メモリー装置から前記デジタル信号処理装置に信号群を入力し；前記デ ジタル信号処理装置により前記所定の演算を行い；前記デジタル信号処理装置に よる処理後、前記信号群アレイを記憶するため前記制御装置によって第２アドレ ス信号群シーケンスを形成し；前記第２アドレス信号群シーケンスが入力される 第２メモリー装置を前記制御装置によって選択するステップからなることを特徴 とするデジタル信号処理演算方法。 ２９．前記所定演算ステップにおいて高速フーリエ変換演算が行われることを特 徴とする請求の範囲第２８項に記載のデジタル信号処理演算方法。 ３０．前記信号形成ステップをアレイ・サイズ信号群で制御するステップをも含 むことを特徴とする請求の範囲第２８項に記載のデジタル信号処理演算方法。 ３１．前記第２アドレス信号群の各要素の入力を関連の第１アドレス信号群に対 して、待ち時間信号群によって決定される量だけ遅延させるステップをも含むこ とを特徴とする請求の範囲第２８項に記載のデジタル信号処理演算方法。 ３２．請求の範囲第２８項の前記ステップを異なる所定演算で繰り返すステップ をも含むことを特徴とする請求の範囲第２８項に記載のデジタル信号処理演算方 法。 ３３．前記繰り返しステップが高速フーリエ変換アルゴリズムを実行する複数の 繰り返しステップを含むことを特徴とする請求の範囲第３２項に記載のデジタル 信号処理演算方法。 ３４．前記繰り返しステップが前記第２メモリー装置に前記第１アドレス信号群 を入力するステップを含むことを特徴とする請求の範囲第３２項に記載のデジタ ル信号処理演算方法。 ３５．複数のメモリー装置と連携して信号アレイの信号群を処理するデジタル信 号処理装置とインターフェイスし、これを制御する装置であって、制御信号に応 答して複数のメモリー装置にアドレス情報を供給するアドレス手段と；前記アド レス手段及びデジタル信号処理装置を制御する態様を規定する情報を処理して制 御信号を形成し、前記制御信号をデジタル信号処理装置及び前記アドレス手段に 入力することによりメモリー装置に記憶されている信号群を処理するプロセッサ ー手段からなることを特徴とする装置。 ３６．前記アドレス手段が複数のアドレス・ジェネレーターを含み、前記複数ア ドレス・ジェネレーターのそれぞれが前記プロセッサー手段からの制御信号に応 答して複数メモリー装置の少なくとも１つのメモリー装置に前記アドレス情報を 供給できることを特徴とする請求の範囲第３５項に記載の装置。 ３７．前記アドレス手段が前記プロセッサー手段からの制御信号に応答して前記 アドレス・ジェネレーターの少なくとも１つからのアドレス情報を複数メモリー 装置の２つ以上の間で選択的にスイッチするマルチプレクサー手段を含むことを 特徴とする請求の範囲第３６項に記載の装置。 ３９．前記プロセッサー手段が前記情報を受信する入力手段を含むことを特徴と する請求の範囲第３５項に記載の装置。 ４０．前記情報が前記アドレス手段及びデジタル信号処理装置が制御される態様 を規定する命令を含むことを特徴とする請求の範囲第３９項に記載の装置。 ４１．前記プロセッサー手段が前記命令を記憶するためのメモリー手段を含むこ とを特徴とする請求の範囲第４０項に記載の装置。 ４２．前記情報が制御パラメーターを含むことを特徴とする請求の範囲第３９項 に記載の装置。 ４３．前記プロセッサー手段が前記制御パラメーターを記憶するためのレジスタ ー手段を含むことを特徴とする請求の範囲第４２項に記載の装置。 ４４．前記制御パラメーターがデジタル信号処理装置によって処理される信号ア レイのサイズを含むことを特徴とする請求の範囲第４２項に記載の装置。 ４５．前記制御パラメーターが信号処理装置及び複数メモリーに関連の待ち時間 を含むことを特徴とする請求の範囲第４２項に記載の装置。 ４６．前記制御パラメーターがデジタル信号処理装置に入力される信号アレイの 一連のデータ群のオーバーラップを含むことを特徴とする請求の範囲第４２項に 記載の装置。 ４７．前記プロセッサー手段が他の前記装置と協調させるための手段を含むこと を特徴とする請求の範囲第３５項に記載の装置。 ４８．制御信号に応答して前記制御信号の制御下に入力される信号群にたいして 演算を行い、制御信号に応答してポートが信号群を受信するための入力ポートか 処理済み信号群を出力するための出力ポートかを決定するポート手段を含むデジ タル信号処理装置と；制御信号に応答し、且つ前記デジタル信号処理装置に結合 されへ処理すべき信号群の受信、処理すべき信号群のデジタル信号処理装置への 供給、デジタル信号処理装置からの処理済み信号群の受信、処理済み信号群の出 力のいずれか１つの機能を有するメモリー装置と； デジタル信号処理装置が信号群を処理するように前記デジタル信号処理装置及び 前記メモリー装置を制御する態様を規定する情報を処理し、且つ前記デジタル信 号処理装置及び前記メモリー装置に対する制御信号として前記ポート手段を制御 する制御信号及び前記メモリー装置をその機能に応じて制御するためのアドレス 信号を含む制御信号を形成するプロセッサー手段からなることを特徴とするデジ タル信号処理システム。 ４９．前記プロセッサー手段からの制御信号に応答して前記デジタル信号処理装 置に重み付け因数を供給する第２メモリー装置をも含むことを特徴とする請求の 範囲第４８項に記載のデジタル信号処理システム。 ５０．前記プロセッサー手段が前記ポート手段及び前記メモリー装置に制御信号 を供給することによって信号群を再帰的に処理することを特徴とする請求の範囲 第４８項に記載のデジタル信号処理システム。 ５１．制御信号に応答して前記制御信号の制御下に入力される信号群に対して演 算を行い、制御信号に応答してポートが信号群を受信するための入力ポートか処 理済み信号群を出力するための出力ポートかを決定するポート手段を含むデジタ ル信号処理装置と；制御信号に応答し、且つ前記デジタル信号処理装置に結合さ れ、処理すべき信号群の受信、処理すべき信号群のデジタル信号処理装置への供 給、デジタル信号処理装置からの処理済み信号群の受信、処理済み信号群の出力 のいずれか１つの機能を有する第１メモリー装置及び第２メモリー装置と； デジタル信号処理装置が信号群を処理するように前記デジタル信号処理装置と前 記第１及び第２メモリー装置を制御する態様を規定する情報を処理し、且つ前記 デジタル信号処理装置、前記第１メモリー装置及び前記第２メモリー装置に対す る制御信号として前記ポート手段を制御する制御信号及び前記第１及び第２メモ リー装置をその機能に応じて制御するためのアドレス信号を含む制御信号を形成 するプロセッサー手段からなり、信号が前記デジタル信号処理装置によって再帰 的に処理されることを特徴とするデジタル信号処理装置。 ５２．制御信号に応答して前記制御信号の制御下に入力される信号群に対して演 算を行い、前記制御信号に応答してポートが信号群を受信するための入力ポート か処理済み信号群を出力するための出力ポートかを決定するポート手段を含むデ ジタル信号処理装置と；それぞれが前記デジタル信号処理装置に供給されへ制御 信号に応答して、処理すべき第１信号群を受信する第１メモリー装置、デジタル 信号処理装置に第２信号群を供給する第２メモリー装置、デジタル信号処理装置 から第２の処理済み信号群を受信する第３メモリー装置及び第３の処理済み信号 群を出力する第４メモリー装置と；デジタル信号処理装置が信号群を処理するよ うに前記デジタル信号処理装置及び前記第１、第２、第３及び第４メモリー装置 を制御する態様を規定する情報を処理し、且つ前記デジタル信号処理装置及び前 記第１、第２、第３及び第４メモリー装置に対する制御信号として、信号群をリ アルタイム処理するため前記ポート手段、前記第１、第２、第３及び第４メモリ ー装置を制御するための制御信号を含む前記制御信号を形成するプロセッサー手 段からなる、 ことを特徴とするリアルタイム・デジタル信号処理システム。 ５３．第１及び第２システムからなり、前記第１システムが 制御信号に応答して前記制御信号の制御下に入力される信号群に対して演算を行 い、前記制御信号に応答してポートが信号群を受信するための入力ポートか処理 済み信号群を出力するための出力ポートかを決定する第１ポート手段を含む第１ デジタル信号処理装置と； 制御信号に応答し、且つ前記デジタル信号処理装置に結合され、それぞれが処理 すべき信号群の受信、デジタル信号処理装置への信号群の供給、デジタル信号処 理装置からの処理済み信号群の受信、処理済み信号群の出力のいずれか１つの機 能を有する第１の複数メモリー装置と； 前記第１デジタル信号処理装置が信号群を処理するように前記第１デジタル信号 処理装置及び前記複数メモリーを制御する態様を規定する情報を処理し、且つ前 記第１デジタル信号処理装置及び前記複数メモリー装置に対する制御信号を形成 する第１プロセッサー手段からなり、 前記第２システムが 制御信号に応答して前記制御信号の制御下に入力される信号群に対して演算を行 い、前記制御信号に応答してポートが信号群を受信するための入力ポートか処理 済み信号群を出力するための出力ポートかを決定する第２ポート手段を含む第２ デジタル信号処理装置と； 制御信号に応答し、且つ前記デジタル信号処理装置に結合され、それぞれが処理 すべき信号群の受信、デジタル信号処理装置への信号群の供給、デジタル信号処 理装置からの処理済み信号群の受信、処理済み信号群の出力かのいずれか１つの 機能を有する第２の複数メモリー装置と； 前記第２デジタル信号処理装置が信号群を処理するように前記第２デジタル信号 処理装置及び前記複数メモリー装置を制御する態様を規定する情報を処理し、且 つ前記第２デジタル信号処理装置及び前記メモリー装置に対する制御信号を形成 すると共に、前記第２複数メモリー装置の少なくとも１つに制御信号を供給する ことによって信号群のリアルタイム処理を達成する第２プロセッサー手段からな る、ことを特徴とするリアルタイム信号処理システム。 ５４．前記第１及び第２プロセッサー手段が両者を互いに協調させる手段を含む ことを特徴とする請求の範囲第５３項に記載のリアルタイム信号処理システム。 摘要 デジタル信号処理装置と併用される制御装置であって、この制御装置はデジタル 信号処理装置の電気的構成を決定すると共に、デジタル信号処理装置に対する被 処理信号アレイ要素の入力及び処理済み信号アレイ要素の抽出を制御する。制御 装置はデジタル信号処理装置とこれと連携するメモリー装置との間で交換される データの場所を制御する。制御装置の作用下に、デジタル信号処理装置は信号ア レイの要素に対して所定の処理演算を施す通常モード、単一のデジタル信号処理 装置によって信号アレイに対して一連の演算を行う再帰モード、及び直列に結合 された複数のデジタル信号処理装置によって一連の処理演算を行う逐次モードで 動作することができる。制御装置はパイプライン式計算及びパイプライン式メモ リー・アクセスにより信号要素経路における所定の待ち時間に自動的に適応でき るだけでなく、予め選択された信号アレイ・サイズ及び信号アレイ・オーバーラ ップにも適応できる。