JPS585847A - 命令ブランチ機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １０本発明の分野 本発明は一般的にはデータ処理システムに関し、具体的
には貯絨プログラム型データ・プロセッサの命令機構に
関する。

■６本発明の背景 コンピュータ命令は実行されるべき動作の指定であり、
動作が実行される１つ又はそれ以上のアドレス、結果の
ロケーショ／を示すアドレス、シーチフス中の次の命令
のアドレスを含んでよい。

これらの指定又はアドレスは暗黙的に限定されてよい。

即ち、次の命令ロケーションを指定する場合、マシンは
命令が順次に並んでいるものと仮定する。この場合、次
の命令は現命令のロケーションの次のアドレスに含まれ
るものと仮定される。

現′命令のアドレスは、シーケンシャル・アドレス・レ
ジスタ（ＳＡＲ）と呼ばれるレジスタに保存されている
。命令の実行中、ＳＡＲは１アドレス単位だけ曲進され
る。

ＳＡＲを防用する全てのシステムにおいて、ρりえばサ
ブルーチアを実行する之め、プログラム中の成る地点で
初期値を設定しまたそれを変更する＠溝が設けられてい
なければならない。この機構は、プラ／チ機構と呼ばれ
る将殊の命令機構である。ブランチ命令には２種の基不
的な種類がある。

即ち、スタッキングを伴うブランチ命令と、スタッキン
グを伴わないブランチ命令である。これら２つのブラン
チ命令は、ＳＡＲの次のシーケンシャルなアドレスの代
りに新しい値を設定し、命令の新しいシーケンスのロケ
ーションの開始点を限定す゛る。スタッキングを伴う命
令は、元の命令シーケンスが変更される前に、次のシー
ケンシャルな命令アドレスをＬＩＦＯスタ１ツク・メモ
リに記憶させ、サブルーチンを実行するために開用され
ることができる。これは、記憶されたアドレスにおいて
、システムを元のシーケンスへ戻す。定義としては、ブ
ランチ命令とは、不明ｉｔにおいて、スタッキング動作
を伴うブランチ命令を意味するものとする。

ブランチ命令に続ぐサブルーチ／動作の完了後、プログ
ラムは、ブランチの出発点となった元の命令シーケンス
中の地点へ戻らねばならない。これは「リターン命令」
によって実行される。プログラムが戻るべき命令アドレ
スは、ブランチ命令が実行された時点で記憶されねばな
らない。いくつかの連続したブランチ命令を０Ｔ能とす
るため、後入れ先出しく　Ｌ　Ｉ　Ｆ’０　）命令アド
レス・スタックが、それらのリターン・アドレスを記憶
するため設けられねばならない。

パイプライン命令アーキテクチャ−のために命令アドレ
ス・スタックを設ける通常の方法は、命令バイプライ／
の最初めステージに大型の専用レジスタ・ファイルを設
けることである。何故ならば、最初のステージは実行順
序を決定するステージだからである。しかし、大型集積
回路の出現と共に、プロセッサの命令処理兼算術回路を
学−の集積回路チップの上に集積することによって、学
位当りコストのかなりの節減が得られる。しかし、デー
タ記憶及び命令記憶などの大量記憶機能は、別個のメモ
リ・チップで実行されねばならない。

何故ならば、プロセッサ・チップ上の利用可能領域には
制限があるからである。命令共イブラインの第１ステー
ジで即時にアクセス可能なリターン・アドレスの記録を
維持するのは望ましいとは言え、そのような大量記憶＠
能を、命令及び演算処理エレメ７トを含む同一の集積回
路チップ上に言まぜることは容易でない。しかし、デー
タ記隠機構にリター／・アドレス記瞳機能を包きさせる
ことは、データ記厖吸購が同一の集積回路チップ上に設
けられているとしても、先行技術では達成され得なかっ
た。何故ならば、リターン命令が第１ステージによって
読出された後、いくつかのマシ／・サイクル又は位相が
経過するまで、リターン・アドレスはデータ記厖機溝か
らアクセスされ得なかったからである。

ＬＩＦＯスタックをデータ処理システムのデータ記憶＠
溝へ格納することは新しい思想ではない。

例えば、米国特許第４０１１４６２号は、データ記階機
構でＬＩＦＯスタックを使用することによυ、サブルー
チン・リンケージを実行する方法を説明している。上記
米国特許は、シーケンシャル位相命令パイプラインにつ
いて解決されるべき問題である、同時パイプライン命令
実行の問題を考慮していない。上記米国特許は、データ
記憶機構中のスタックのアクセスを命令によって行わせ
る。

これは、必然的に、命令パイプライン中の命令のスルー
プットを低下させる。

■０本発明の目的 本発明の目的は、データ・プロセッサにおける命令実行
ハイプラインのために、改善されたシーケンス命今際溝
を与えることである。

本発明の他の目的は、電力消散を低下させた、集積回路
チップ上に完全に格納されたデータ・プロセッサのため
の改善されたパイプライノ命令機構を提供することであ
る。

本発明の他の目的は、データ・プロセッサのための命令
パイプライ／機購におい機構ブラ／チ又はリターン動作
を実行するため、未使用の命令位相を利用することであ
る。

本発明の他の目的は、向学、命令フェッチ・マシン・サ
イクルに続くマシン・サイクルでアクセスされるデータ
記瞳機構中に置かれ友命令スタック中のリターン・アド
レスへアクセスすることのできるプロセッサを提供する
ことである。

本発明の他の目的は、パイプラインの効率を低下’Ｊ−
ｆｆることなく、複ｍ［Ｍ相命令パイプラインによって
アクセスきれる同一のデータ記憶装置によって、データ
記憶機能と冷令スタツキノグ＠能を実行させることであ
る。

■０本発明の要約 上記の目的は、本明細書に開示される本発明によって達
成される。本明細書で開示されるデータ・プロセッサの
ための命令パイプラインにおいて、命令実行は次のよう
な一連の位相で実行される。

即ち、これらの位相は、命令記［１！ｉｆｆから命令を
フェッチし、フェッチされた命令からデータ記憶アドレ
スを計算し、計算され之アドレスに基きデータ記憶＠溝
にアクセスして、データ・オペランドを獲得し、フェッ
チされた命令に従って、アクセスされたデータ上で論理
演算動作を実行する位相を含む。ブランチ支びリターン
命令は、データ記瞳＠震中にリターン・アドレス・スタ
ックを設けることによって実行可能にされる。データ記
厖＠購は、ブランチ動作が完了し友後に、リターンされ
るべ＠次の命令記憶アドレスを記憶する。データ記は＠
溝中の命令アドレス・スタックは、パイプラインの効率
を低下させることなく、いくつかの命令実行位相が経過
するまで、パイプラインの命令７エツチ・ステージによ
って直接にアクセスされることができないので、パイプ
ラインの命令フェッチ・ステージにスタック・レジスタ
が設けられる。このスタック・レジスタは、命令アドレ
ス・スタックのトップに現在置かれている命令記憶アド
レスの重複清報を含む。岐令フエンチ・ステージでリタ
ーン命令が現われると、命令記厖＠溝中でリターンされ
るべき次の命令のアドレスは、パイプライン中の流れを
中断させることなく、即時に利用０Ｔ能となる。命令フ
ェッチ・ステージとデータ記憶アクセス・ステージの間
の）くイプライノ・ステージに置かれたスタック−ポイ
ンタは、パイプライン中の未使用の防令Ｍ相を利用して
、データ記憶アクセス・ステージで、命令アドレス・ス
タックから次に利用可能な命令記憶アドレスを読出させ
、それを次のリターン命令に対する準備としてスタック
・レジスタヘロードさせる。こうして、データ記憶機能
及び命令スクッキング機能は、パイプラインの効率を低
下させることなく、複数位相命令パイプライン中の中間
ステージによってアクセスされる同一のデータ記憶装置
によつ゛て実行される。追加°的利点として、データ記
厖機構中のアドレス・スタックの区分サイズが小さくな
り、節約されたスペースがデータ記憶に使用することが
できる。

■、実施列の説明 本明細書において、データ・プロセッサのための命令パ
イプラインが開示される。この命令パイプラインにおい
て、命令実行は一連の位相中で実行される。これらの位
相は、命令記ｍ１ｌｌｆから命令ラフエッチし、フェッ
チされた命令からデータ記厖アドレスを計算し、データ
記ｔｉｓ購の計算されたアドレスにアクセスして、デー
タ・オペラ／ドを獲得し、フェッチされた命令に従って
、アクセスされたデータ上で論理又は演算動作を実行す
る位相を含む。ブラノチ及びリターン命令は、データ配
置機構中にリター７・アドレス・スタックを設けること
によって実行町ｑ目にされる。リターン・アドレス・ス
タックは、ブランチ動作が完了した後にリメー７される
べき次の砧令記はアドレスを記憶する。データ記憶機構
中の命令アドレス・スタックはパイプラインの効率を低
下させることなく、いくつかの命令実行位相が経過する
まで、パイプラインの命令フェッチ・ステージによって
直接にアクセスされ得ないので、パイプライ／の命令フ
ェッチ・ステージにスタック・レジスタが設けられる。

このスタック・レジスタは、命令アドレス・スタックの
トップに現在置かれている命令記はアドレスの重複情報
を含む。８令フエツチステージにリターン命令が現われ
ると、命令記憶ｌ１１嘴においてリターンされるべ＠次
の命令のアドレスが、パイプライン中の流れを中断ざぜ
ることなく、即時に利用可能となる。命令７エツチ・ス
テージ反びデータ記憶アクセス・ステージの間のパイプ
ライン・ステージに置かれたスタック。

ポインタは、パイプライン中の使用しない命令位相を利
用し、データ記憶アクセス・ステージで、命令アドレス
・スタックから次に利用可能な砧令起用アドレスを続出
はぜ、それを次のリターン時令の準備としてスタック・
レジスタにロードざぜる。このようにして、データ起用
機能及び命令スタッキ７グ機＃目が、パイプラインの効
率を低下すせることなく、複数位相命令パイプライン中
の中間ステージによってアクセスされる同一のデータ起
用装置によって実行される。

リアルタイム信号プロセッサ（Ｒ８Ｐ）は、１６ビツト
・データ・フロー及び２４ピツ゛ト命令セツ［％する学
−オベラ／ド汎用プロセッサである。コノフロセッサは
、洒号処理アルゴリズムを実行するため符別に適合比さ
れる。Ｒ８Ｐは、高効率及び高電力回路を必要としない
で、酸大処哩スループットを達成すべく設計されたパイ
プライ／命令装置である。そのアーキテクチャ−は、町
変精置乗算文び３２ビツト除算を含む算術、論理、制−
命令の完全なレバー）ＩＪ−ｆｆｉｉむ。メモｌｊ　を
除い友全体のプロセッサは、第１図に示されるように、
単一のＶＬＳＩチップ５の上に設けられる。

Ｒ８Ｐ命令セットは、１サイクルで演算機能を実ｈｖる
命令である（乗算１．除算、左方シフ）１除＜）。その
場合、オベラ／ドの１つはデータ・ストア（データ記隠
機構）８に含まれ、他のオベラ／ドは第３図に示される
スタック・レジスタ（ローカル・レジスタ）１８に富ま
れる。結果はローカル・レジスタに戻される。そのよう
な命令を実行するため、実行されねばならない４つ０個
別的＠能は次のとおりである。

（１）　　命令の７エツチ （２）データ起用動作のための実効アドレスの形成（３
）データ記憶アクセスの実行 （４）演算動作の実行及び結果のロード任意の１つのそ
のような命令について、上記の４つの機能が順次に実行
さｎねばならない。パイプラインｒヒ命令の概念は、命
令のこの特性を利用する。Ｒ８Ｐのアーキテクチャ−は
、各＠＃Ｑへハードウェアの個別的領域を割当てる。４
つの＠牝の１つを実行するステージが１つの命令の上で
動作している間、他のステージは同時に他の命令の上で
動作するように部用されてよい。ある猪今上の動作の実
行は、その命令の位相と呼ばれる。命令の位相１は、命
令の７エツチである。位相２は、実効アドレスの発生で
ある。位相３は、データ・メモリのアクセスである。位
相４は、演算１［Ｅの実行である。ハードウェア・ステ
ージは、４つの異った瞼令について同時に４つの位相を
実行する。

Ｒ８Ｐは争′−のチップ５の上に設けられるので、チッ
プ上のスペースが貴重とな゛る。従って、データ・スト
ア（データ起用＠購）８反び命令ストア（命令記は＠Ｗ
ｉｔ）６の大量起重機能は、チップ艷によってアクセス
されるｙ３１Ｊ（固のメモリ・チップによって実行され
る。

ブランチ命令の之めにリターン・アドレスの記録を維持
するため、６４のアドレス容量をＷＴるＬ　Ｉ　Ｆ’Ｏ
記厖配置機構要でめる。この配置機構は、命令パイプラ
インの第１ステージによって即時にアクセス０Ｔ能でな
ければならない。しかし、そのような大量記は＠能をチ
ップ５の上で実行することは、広いチップ領域を使用し
、過度の電力を消散する。他方、データ・ストア８でリ
ター７・アドレスＬ　ＩＦＯ記は！！能を実行すること
は、不適当でるると考えられる。何故ならば、リター７
・アドレスは、パイプライン・スループットを低下させ
ることなく、リターン命令が第」ステージによって読出
されるまで、データ・ストアからアクセスされ得ないか
らでるる。

この問題は、本発明によって次のように解決さレル。ア
ドレス・シーケンス・コノトロールは、第５図に示され
るように６４レベル・スタック１０を含む。スタック１
０はデータ・ストア８に置かれる（メモリ・ロケーショ
ン０−６３）。スタック１０のトップに書込まれた（直
は、「命令フェッチ及びシーケンス制御」ステージ）に
置かれた曝−の１６ビツト・ハードウェア・スタック・
レジスタ１８に保持される。６ビツト・スタック・ポイ
ンタ（ＳＰ）２８（第４□□□）によってアドレスされ
るスタック１０は、６４レベルのサブルーチン及び割込
ルーテ／全ネストにすることを許す。

スタックに影響を与える命令は、［無条件ブランチ及び
スタックＪ（ＢＳ、ｌ、「リターンＪ（ＲＥＴ〕、「リ
ターン及び割込能動」（ＲＥＴ　ＥＮＡＢＬＥ）でろる
。マスクされない割込みもまたスタックに影響を与える
。

ＢＳ命令は、次のシーケンシヤル・アドレス（ＳＡＲ１
６（第３図）の値〕を位相２の終りにスタック・レジス
タ１８へ瞥込筐ぜ、次いでその命令のオベラ／ドａによ
って指定された命令アドレスへ無条件ブランチを実行す
る。更に、それは、位相２の終−りまでに、第４図に示
されるスタック・ポインタ２８を１だけ増すロさせ（ｓ
ｐ　＝ｓ　ｐ＋１）、位相３で、５ＡＲ１６の１直を、
スタック・ポインタ２８によって指定されるスタック１
０のアドレスへ１込む。このようにして、スタック・ポ
インタ２８は、常にスタック１０のトップのアドレスを
富む。

リター７（ＲＥＴ）型命令は、スタック・ポインタ２８
によって指定されたアドレス（即ちスタックのトップ）
の内容全、次の曲令のアドレスとして使用させる。この
値はスタック・レジスタ１８（第３図）に保持されてい
るので、それは次のサイクルで使用０Ｔｆｆｆｌとなる
。位相２で、スタック・ポインタ２．８は１だけ減少さ
れて（ＳＰ＝ＳＰ−１）、スタック１０の次の値を指定
するようにされ、次いでその命令の位相３で、その値が
スタック１０から読出されて、ＲＥＴ型岐令の位相３の
終りでスタック・レジスタ１８ヘロートサれる。

これにより、°スタック１０から読出されたばかシのリ
ターン・アドレスが、前のＲＥＴ型命令から少なくとも
１命令だけ離れて生じる後のＲＥＴ型冷令によって使用
０Ｔ能となる。何故ならば、スタック１０ｆ：読出し、
位相３でその値をスタック・レジスタ１８ヘロードした
最初のＲＥＴ型命令は、スタック・レジスタ１８を更新
する時間を有するからである。

このようにして、チップ５は、ｉ、ｓＩ装置上で余分の
チップ領域を占めることなく、スタック１０を直ちにそ
の自今フェッチ・ステージ１で利用ＯＴｅとすることが
できる。これは、実際にはデータ・ストア８の区分され
た領域に置かれているスタック１０ヘアクセスするため
、ブランチ及びリターン動作の間、Ｒ８Ｐ命令パイプラ
インの使用されない第２及び第３ステージを利用するこ
とによって達成される。

第１図に示されるように、貯蔵プログラム式データ・プ
ロセッサはチップ５の上に形成され、これは４つのタイ
ム・シーケンシャル・ステージを含むパイプライン式岐
令＠購を有する。第１のステージ１は命令のシーケンシ
ング及びフェッチに１吏用され、第２のステージ２はデ
ータ・ストア・アドレス発生に使用され、第３のステー
ジ３はデータ・ストア・アクセスに使用され、第４のス
テージ４は演算実行に使用される。これらのステージは
、各々が動作コード及びオペランドを含む連続しｆｃ命
令の上で重複モードで動作する。これらの命令は、チッ
プ５の外にあるデータ・ストア８からアクセスされたテ
ーク上で演算動作を実行するため、チップ５の外にある
命令ストア６からアクセスされる。

改善された砧令ブラ７テ＠購が第３図、第４図、第５図
に詳細に示される。第５図の後入れ先出し命令アドレス
・スタック１０は、命令ストア６のためにアドレス金肥
はするため、データ・ストア８の区分された領域中に設
けられる。第３図の命令アドレス・マルチプレクサ１２
はステージ１に置かれ、七の出力１３を命令ストア６の
アドレス入力へ接続される。マルチプレクサ１２は命令
アドレスを命令ストア６へ入力するための複数の入力を
有する。第３図の命令アドレス増加器１４がステージ１
に設けられ、その入力をマルチプレクサ１２の出力１３
へ接続され、その出力をシーケンシャル・アドレス・レ
ジスタ１６を介して、マルチプレクサ１２の人力の１つ
へ接続される。すれは、命令ストア・アドレスを単位量
だけ順次に増加するためである。

第３図のスタック・レジスタ１８はステージ１に設けら
れ、その入力をマルチプレクサ（ＭＵＸ）ヲ介シて、シ
ーケンシャル・アドレス・レジスタ１６の出力又はデー
タ・ストア８にあるスタック１０から来る出力１７へ選
択的に接続される。それは、増加器１４から出力され之
最後の命令ストア・アドレス又はデータ・ストア８のス
タック１０から線１７を介して出力され之最後の命令ス
トア・アドレスを記憶するためである。更にスタック・
レジスタ１８は、その出力をマルチプレクサ１２の入力
又は線１９を介してデータ・ストア８にある敵令アドレ
ス・スタック１０へ選択的に接続される。スタック・レ
ジスタ１８は畦−のアドレスのみを記はする。

第３図の自令シーケ／シング・デコーダ（７−ケ／シ７
グ・コノトロール）２０はステージ１にあり、その人力
を命令ストア６０出カフへ接続され、その出力２１をマ
ルチプレクサ１２へ接続される。それは、命令ストア６
のアドレス人力１３を、マルチプレクサ１２を介して、
シーケンシャル・アドレス・レジスタ１６の出力又はス
タック・レジスタ１８の出力のいずれか選択的に接続す
るように制＠Ｔるためでめる。その制御は、線７を介し
て命令ストア６からアクセスされＦｊｔ後の命令ワード
の動作コードに応答して実行される。

マルチプレクサ１２は、その複数の入力の１つを命令ス
トア６の出カフへ接続させることができる。それは、命
令ストア６からアクセスされた最後の命令のオペランド
を、関連した動作コードが命令シーケ／シノグ・デコー
ダ２０でテコードされたことに応答して、命令ストア６
へ無東件プラノチ・アドレス入力として選択的に転送す
るためでるる。

第４図のデータ・ストア・アクセシ７グ・デコーダ２２
はステージ２に置かれ、命令ストア６の出力へ接続され
る入カフを有する。それは、命令ストア６からアクセス
された最後の命令から来た動作コードをテコードするた
めである。第４図のデータ・ストア・アドレス発生器２
１１はステージ２に置かれ、命令ストア６の出力へ接続
された入カフ、データ・ストア・アクセシ７グ・デコー
ダ２２へ接続された制（財）入力２５、関連しｔ動作コ
ードがデータ・ストア・アクセシ７グ・デコーダ２２で
テコードされたことに応答して、最後にアクセスされた
紡令ワードのオペランドからデータ・ストア８のアドレ
スを選択的に発生する出力２６を宵する。第４図のスタ
ック・ポインタ２８はステージ２に置かれ、データ・ス
トア・アクセシノグ・デコーダ２・２へ接続された制御
人力２５、データ・ストア・アドレス値を選択的に増加
又は減少して、データ・ストア８のスタック１０に記憶
された最後の命令アドレスにアクセスするための出力２
９を有する。

第５図のデータ・ストア・アドレス・レジスタ３０はス
テージ３に置かれ、その入力をデータ・ストア・アドレ
ス発生器２４の出力２６へ接続され、その出力をデータ
・ストア８のアドレス入力へ接続される。それはデータ
・ストア８のロケーションにアクセスする定めである。

ブランチ動作において、命令シーケ／ス・デコーダ２０
は、関連したブランチ動作コードにＥｌｌして、無条件
ブランチ動作のオペランドがマルチプレクサ１２を介し
て命令ストア乙のアドレス人力１３へ転送されるのを選
択的に！ｌ１ｉｌ［ｌシ、シーケンシャル・アドレス・
レジスタ１６が参位量だけ増加されるのを選択的に制御
し、関連したブランチ動作コードに応答してシーケンシ
ャル・アドレス・レジスタ１６の内容をスタック・レジ
スタ１８ヘロードし、関連したブランチ動作コードに応
答してスタック・レジスタ１８の内容が線１９を介して
データ・ストア８のデータ人力３２へ非破壊的に出力さ
れるのを選択的に制御する。データ・ストア・アクセシ
／グ・デコーダ２２は、ブランチ動作コードに応答して
、スタック・ポイ／り２８が雫位量だけ増Ｄｏされ、か
つその内容がデータ・ストア・アドレス・レジスタ３０
ヘスタツク１０のロケーション・アドレスとして出力さ
れるのを選択的に制御する。それは、スタック・レジス
タ１Ｂの内容を、ブランチ動咋シードで指定されたブラ
ンチからのリター７・アドレスとして記憶するためであ
る。

上記のブランチ動作において、ステージ１の宿合シーケ
／シ／グ、デコーダ２０は、ブランチ動作が発生すると
第１位相でその制御動作を実行する。ステージ２のデー
タ・ストア・アクセサ／グ・デコーダ２２は、第１位相
に続く第２ｔｉｆ、相でその制御動作を実行する。ステ
ニジ３にあるデータ・ストア・アドレス・レジスタ（Ｄ
ＳＡＲ）３Ωは、分合アドレス・スタック１０のロケ−
ショアへアクセスし、データ・ストア８は、第２位相に
ｆｆ１（ｉ３１ＨＩでスタック・レジスタ１８の内容を
そこに記憶する。このようにして、他の場合に使用され
ないステージ２′＆び３がブランチ動作の間に使用され
て、チップ５に置かれていない命令スタック１０がアク
セスされる。

前のブランチ動作からのリターン動作において、ステー
ジ１の命令シーケンシング・デコーダ２０は、第１位相
の間、リターン命令に応答して、スタック・レジスタ１
８の内容がマルチプレクサ１２を介して命令ストア６の
アドレス人力１３へ転送されるのｔ選択的に制御する。

ステージ２のデータ・ストア・アクセシノグ・デコーダ
２２は、第１位相に続く第２位相の間、リターン命令の
動作コードに応答して、スタック・ポインタ２８が学位
量だけ減少されるのを制御し、かつデータ・ストア８の
スタック１０に記憶された最後の命令アドレスにアクセ
スするため、ステージ３でスタック・ポインタ２８の内
容がデータ・ストア・ア゛ドレス°レジスタ５０へ出力
されるの全制御する。

ステージ１の命令シーケンシング・デコーダ２０は、第
２位相に続く第３位相で、データ・ストア８のスタック
１０からアクセスされた最後の命令アドレスが、線１７
を介してスタック・レジスタ１８ヘロードされるのを選
択的に制御する。このようにして、スタック１０が第３
位相までデータ・ストア８でアクセスされ得ない時でも
、リターン命令が前のリターン命令から少なくとも１サ
イクル遅れて生じた場合、曲令ストア６にアクセスＴる
ためリターン・アドレスを使用することができる。

以下の説明は、リアル・タイムホ号プロセッサのいくつ
かのエレメ／トヲ詳細に説明したものである。

第３図に示されるステージ１は、砧令実行の位相１のみ
を実行する。このステージにおいて、前の宿舎の８ビッ
ト動作コードがデコードされ、現命令のアドレスがプロ
セッサ中の条件コード及び前命令の動作コードのデコー
ド結果に基いて決定され、現分令が命令ストア６からフ
ェッチされる。

プログラム・カウンタの値（即ち、現命令のアドレス）
ハ、シーケンシャル・アドレス・レジスタ１６にあるア
ドレス又は多数のブランチ・アドレスの１つから選択さ
れる。アドレス選択はグロダラム及び／又は割込制菌の
下で行われる。全ての場合、ブランチングを１つの命令
サイクルで起すようにするため、現命令のアドレスは全
面的に命令実行の位相１０間に決定される。

命令実行の第２位相で、有効なデータ・ストア・アドレ
スが、データ・ストア８のアクセスを必要とする命令に
ついて計算される。命令の１６ビツトーオペランド・フ
ィールドｒａＪは、第４図に示されるアドレス発生ステ
ージ２へ通される。

次いで、データ・ストア動作の実効アドレスは、ｍｌ令
に従って４つの関数の１つに基いて形成される。′実効
アドレスの４つの種類は次のとおりである。

（１）ａ　　　　　　　　　　　直接メモリ（２）ａ十
Ｂ　　　　　　　　オフセット・メモリ（３）　　ａ＋
Ｘｉ　　ｉ＝１．２　　インデックスされ几メモリ（４
）　　Ｍ（ａ、Ｘｉ、Ｂ）　　ｉ＝１．２　マスクされ
たメモリココで、Ｂはペース・レジスタ、Ｍはマスク・
レジスタ、Ｘｉはインデックス・レジスタ（ｉ−１，２
）、Ｍ（ａＸＸ　ｉ、Ｂ　）は循環バッファ動作の之め
に使用されるマスク機能でるる。

各種の言号処理データ購造に対しそ有効な制御を実行す
るため、実効アドレスの形成に使用されるレジスタ（即
ちＸｌ、Ｘ２、Ｗｌ、Ｗ２）を更新する多数のレジスタ
が設けられている。これらの命令は、データ・ストア動
作を伴わない限り、第２位相で実行全完了する。データ
・ストアの瞥込みは第３位相で完了する。データ・スト
ア８を読出す動作は、位相３で読出動作及びステージ２
のレジスタ更新を実行し、更新されたレジスタは次のサ
イクル（位相）で利用ｏｒ能、となる。データ書込動作
については、実効アドレスはステージ２論理によって発
生され、位相３におけるアクセスの準備のため位相２の
終りにデータ・ストア・アドレス・レジスタ３０表送ら
れる。

データ・ストア・ステージ（ｆｉ相３）命令実行の位相
３で（メモリ・アクセス位相）、データ・ストア８は実
効アドレスでアクセスきれる。アドレス発生ステージ２
は、前のサイクル（Ｍ相〕で計算された実効アドレスを
、現位相で使用するため、第５図のデータ・ストア・ス
テージ５へ送る。読喉り動作については、データ・スト
ア出力が、前の命令の動作コードによって指定された適
当なレンスタヘロードされる。これは、位相４における
使用準備のため、その命令の位相３の完了時になされる
。成る種の命令はオペランドを求めてデータ・ストア８
にアクセスせず、位相４・の演算に関与するため即値オ
ペランドを必要とする。この場合、データ・ストア・ス
テージ３は、宿舎オペラ／ドｒａＪｉステージ２からス
テージ４へ通す通路を設定する。それは、その命令の位
相４でｒａＪｅ［用するためでるる。

命令の首尾一貫した実行を維持するため、４つの全ての
位相の実行は相互に固定した関係になければならない。

このため、外部装置がデータ・ストア８へのアクセスを
要求する時、それは！１０論理６４全通して行ない、パ
イプラインの全体がストップされねばならない。このプ
ロセスはサイクル・スチール動作と呼ばれる。データ・
ストア８に対するＩ１０アクセスはサイクル・スチール
動作を生じ、これは１マシン・サイ多ルだけパイプライ
ンの実行を遅らせる。４つの全ての位相／ステージが遅
延される。

命令実行のＩ！４（最後の〕位相で、演算ステージ４は
命令で限定され友実際の演算動作を実行する。演算動作
セット中の大部分の命令は、演算ステージ４の学−サイ
クルで実行される。しかし、乗算、除算、及び左方シフ
トの各命令は、それが完了するのにこのステージの複数
の実行を必要とする。乗算命令は８サイクルまでを必要
左し、除算命令は１７サイクルを必要とし、左方フット
命令はシフト・カウント（Ｄ−３１）より１つだけ多い
サイクルを必要とする。これらの命令の場合、命令実行
の最初の３つのステージ２論理１．２．３は「凍結」さ
れ、その間に、現命令のステージ４が、その命令が完了
するまで実行を許される。

Ｉ１０ステージ３４の機能は２つの種類に分けることが
できる。それらは直接Ｉ１０と外部制御Ｉ１０である。

次の説明は各＠能を藺導に説明したものでるる。

（１）直接Ｉ１０ これにより、プロセッサは、単一のワードをプログラム
制御の下で外部装置から入力したシ外部装置へ出力した
シすることができる。

（２）外部制御Ｉ１０ これにより、外部装置は、その制御の下で、直接にＲ８
Ｐ（ｉ−読出したシＲ８Ｐへ瞥込んだりすることができ
る。

他のＲ８Ｐ＠震 Ｒ８Ｐ中に設けられた他の＠購は、リアル・タイム・ク
ロック、全てのレジスタにスキャン・イ／／スキャ／・
アウトを実行しがっＲ８Ｐにラッチすることができるメ
インテナンス・インイーフェイス、及び１組のＦＩ＆ｔ
ｉＱ指令を出すことによって、外部装置がＲ８Ｐを制御
できるようにするｌ１０１／ターフエイスｔきむ。

パイプライノ動作の例 命令パイブライ／の２つの例が第２図に示される。例１
．は実行されている学−の命令を示す。位相１から位相
４までは、４つのハードウェア・ステージによって砧今
上で実行される４つの＠能を表わす。サイクルはマシ／
・サイクルを意味する。

このレリにおける命令ｒＡＺ　　Ｚ、ａ（Ｍｌ）ｊはマ
スクされたメ・ｒ：す・ロケ−ショアＭ（ａ、Ｘｌ、Ｂ
）の内容１ｚレジスタの内容へ加え、その会計ｔｚレジ
スタへ置く。宿舎オペラッドｒａＪはレジスタＸＩ、Ｂ
、Ｍによって修旧され、ステージ２でマスクされた実効
アドレス（ｅ　ａ　）　＝Ｍ（ａ。

Ｘｌ、Ｂ）が形成され、ストレージ・ロケ−ショアがス
テージ３でアクセスされる。合計は、ステージ４で、形
成され宛先レジ゛スタヘロードされる。

例２は、次の動作シーケンスを実けする命令のセットを
示す。

（１）　「ＬＺ　ａｌ　（Ｍｌ　）　Ｊ　　これは、マ
スクされたメモリ・ロケーションＭ（ａｌ、Ｘ １、Ｂ）を２レジスタヘロー ドする。

（２）　ｒＡｚ　Ｚ、Ｎ２（Ｍｌ）　Ｊ　コれはマスク
されたメモリ・ロケ−ショアＭ（Ｎ２、Ｘｌ、 Ｂ）の内容を２レジスタへ０口 え、その結果を２レジスタへ 置く。

（３）ｒＳＴＺ　Ｎ３（Ｍｌ）Ｊ　　コれはＺＬ／ジス
タの内容をマスクされたメモリ・ロケータ ョンＭ（Ｎ３、ＸＩ、Ｂ）に 装置する。

（４）ｒＢ　　Ｎ４Ｊ　　　　　これはａ令アドレス（
Ｎ４）ヘブラノチする。

「ＳＴｚ」命令のＮ３ステージが結果を移動させる友め
記憶動作を実行する前に、パイプラインのステージ４が
ｒＡＺＪ命令を完了できる↓うに、ノー・オペレーショ
ン命令ｒＮＯＰ、Ｊが命令パイブライン中に挿入される
。使用されないサイクルは、命令パイプライ／中でその
時間的位置を保持する。

今から、Ｒ８Ｐのハードウェア・ステージにおける動作
を詳細に説明する。

この説明は、（１）どのようにして命令がフェッチされ
かつデコードされるか、（２）どのようにして実効アド
レスが発生されかつ使用されるか、（３）どのようにし
て各種の条件コード及びレジスタ（ＳＡＲ１スタックな
ど〕がセットされかつ解釈されるかを合む。

このステージは第３図の流れ図に示される。それは、命
令パイプライン実行の位相１の機能を実行する。このス
テージは、命令ストア６を制御する命令アドレス選択論
理を含む。

命令ストア ２４ビツト幅である命令ストア６は、８ビツトの動作コ
ード・フィールドと１６ビツトのオベラ／ド・フィール
ドによって溝成される。それは命令アドレス・マルチプ
レクサ（プログラム・カウンタ（ＰＣ）マルチプレクサ
〕１２によってアドレスされる。１６ピツトを宜むマル
チプレクサ出力１３は、６５５３６個までの命令を言む
命令ストア６をアドレスすることができる。

命令アドレス選択論理 命令実行の位相１で、命令アドレス選択論理は、現命令
のアドレスの源（ｓｏｕｒｃｅ）を決定するため、前の
命令から未定８ビット動作コードをデコードする。アド
レスはマルチプレクサ１２によって選択され、命令がア
クセスされる。ブランチ、プロシード（ｐｒｏｃｅｅｄ
）　、又はリター７動作を呼出す前命令からの動作コー
ドは、フェッチされつつおる命令のアドレスが５つのブ
ランチ源の１つから覗られるようにする。他の全ての動
作コードは、現命令ノアドレスがシーケンシャル・アド
レス・レジスタ１６から取られるようにする。シーケン
シャル・アドレス・レジスタ１６は、ラエッチされた最
後の命令のアドレス＋１を言む。

命令のアドレス発生及びフエンチ動作は、ブランチング
が確実に１サイクルで起るように、同一サイクルで実行
される。

マルチプレツクス１２は次の源の中から現命令のアドレ
スを選択する。これら源の全ては１６ビツト′・レジス
タである。

（１）　　シーケンシャル・アドレス・レジスタ１６（
次のシーケンシャル・アドレス（ｐｃ＋ｉ　））（２）
　　スタック・レジスタ１８（６４ワード命令アドレス
・スタックのトップ） （３）　　オペラ／ドｆ’ａＪレジスタ３６　（命令の
オベラ／ド・フィールド〕 （４）保存レジスタ３８（保存レジスタの内容〕（５）
　　ＩＡＲ／ベクトル・レジスタ４ｏ（ベクトル比され
た割込アドレス）　　′ シーケンシャル・アドレス・レジスタ１６は、命令スト
ア６を順次にアドレスする友め源として選択される。ス
タック・レジスタ１８は、リターン型命令のために源と
して選択される。オベラ／ド「ａ」レジスタ３６は、無
東件ブラ／チ命令のため源として選択される。更にそれ
は、条件基準が満足された時、全ての条件ブランチ命令
のために使用される。条件基準が満足されなければ、シ
ーケンシャル・アドレス・レジスタ１６が選択される。

保存レジスタ６８は、プロシード（ＰＲＣＤ）命令又は
プロシードを指定した機能が使用され九時（即ち、ｒ−
Ｐ　　Ｊ形の命令）、次の命令のアドレスのため源とし
て使用される。ＩＡＲ／ベクトル・レジスタ４ｏは、分
合ストアのワード１−６３へのＩ／Ｑ割込ブランチの友
めに使用される。命令ストアは適当な割込処理ルーチン
のアドレスに対するブランチ命令を言んでいる。

条件付きブランチング 条件付きブランチングの決定は、８ｆｌｌｉｌの東件イ
／ディケータ・ピントの状態に基いてなされる。

これらのピントは、命令が実行される時、プロセンサ中
に存在する各種の条件の＠果としてセントされる。条件
イノディケータ・ピントは、ステージ４で発生され九条
件コード・ピント及び他のステージで発生された状況フ
ラグを含む。ブランチ条件は次のとおりである。

（１）演算結果＝ＯＺＣＣ＝１ （２）演算結果＜ＯＮＣＣ＝１ （３）演算結果合致　　　　　　　　　０ＣＣ＝１（４
）　　内部オーバフロー　　　　　　　　ｌ０Ｆ＝１（
５）　　係属内部オーバフロー　　　　　ＰＯＦ’＝１
（６）外部オーバフロー　　　　　　　ＥＯＦ＝１（７
）　　イ７デンクス比較フラグ　　　　Ｉ　ＣＦ＝１（
８）　　ソフトウェア・フラグ　　　　　　ＳＦ＝１全
ての演算命令は、位相４の終りに条件コード１−５をセ
ントする。完了するのに位相４の複数サイクルを必要と
する乗算、除算、左方シフトな。

どの命令については、条件コードは第４位相が終了した
後にセントされる。外部オー“バフロー（条件コード６
〕は位相３で決定され、位相４でセントされる。インデ
ックス比較フラ名（７）はステージ２で発生され、その
命令実行の位相２でセントされる。ソフトウェア・フラ
グは位相２のプログラム側聞の下でセントされる。条件
コード４．６．８はランチされ、具体的に防用されるま
で１ヘセントされ′几ままである。具体的に使用される
と、それらは、そ・れらを使用したブランチ命令の位相
２で０ヘリセントされる。他の全ての条件コードのピン
トは、それに影響を及ぼす各オペレーショ／によってセ
ントされる。

条件付きブランチ命令は、次の命令実行の位相１で実行
２れ、従って、その時点で存在した条件に基いて実行さ
れる。成る種のプラ／チ命やは、演算ステージ４で設定
され九条件コードに基いて実行される。そのブランチは
、ブランチ命令の３サイクル又はそれ以上前にデコード
された演算命令の結果としてセントされる。、インデッ
クス比較フラグに基くブランチ命令ＣＢＩ：ＣＦ）は、
前の吊金の結果セントされた条件に従って実行される。

外部オーバフローに基くブランチ命令は、そのブランチ
命令の３サイクル又はそれ以上前にセントされた条件に
基いて実行される。

スタック動作 アドレス・シーケ／シ／グ・コノトロニルは、テーク・
ストア８に置かれた６４レベル・スタック１０を冴む（
メモリロケーショノ０−６３）。

スタック１０のトップに書込まれ之値は、ステージ１に
置かれた。１個の１６ピント・スタック・レジスタ１８
に保持される。６ビント・スタック・ポイ／り２８によ
ってアドレスされる６４レベル・スタック１０は、６４
レベルまでのサプルーチ／及び割込ルーチンのネストを
可能にする。スタック１０に影響を与える命令は、「無
条件ブラレチ及びスタックＪ（ＢＳ）、「リターンＪ　
（ＲＥＴ）、［リター／＆び６１Ｊ込ｔｉＱ動Ｊ　（Ｒ
’Ｅ　Ｔ　　Ｅ　ＮＡ　Ｂ　Ｌ　Ｅ　）、でろる８更に
マスクされない割込みもスタック１０に影響を与える。

Ｂ、Ｓ命令は、次のシーケンシャル・アドレス（シーケ
ンシャル・アドレス・レジスタ１６の直）を、位相２の
終りにスタック：レジスタ１８へ」込ませ、次いでその
時令のオベラ／ド「ａ」によって指定されｆｃ冷令アド
レスへ無条件ブランチを１けう。更に、それは、位相２
の終り筐でにスタック・ボイ／り２８を１だけ増む口ぎ
せ（ＳＰ＝ＳＰ十ｉ）、ｆｉｆ３で、シーケンシャル・
アドレス・レジスタ１６の値を、スタック・ボイノタ２
８によって指定されたスタック１０のアドレスへ書込む
。このようにして、更新されたスタック・ボイ／夕２８
は、常にスタック１ｏのトップのアドレスをよむ。

リターン型命令は、スタック・ポイノタ２８によって指
定されたアドレス〔即ち、スタックのトップ〕の内容を
、次メ醋令のアドレスとして防用させる・。それはスタ
ック・レジスタ１８に保持すれているので、次のサイク
ルで使用可能である。

位相２で、スタック・ボイ／り２８は、スタック１００
次のロケーションを指定するため、１だけ減少され（Ｓ
Ｐ＝ＳＰ−１）、次いでその命令の位相３で、そのロケ
ーショ／の内容がスタック１０から読出され、リターン
型命令の位相３の終りに、スタック・レジスタ１８ヘロ
ードされる。これにより、スタック１０から読出され友
ばかりのリター７・アドレスが、前のリターン型命令か
ら少なくとも１つの吊令だけ遅れて生じる後のリターン
型命令によって使用可能となる。これは、スタック１０
を読出してそれを位相３でスタック・レジスタ１８ヘロ
ードする最初の゛リターン型命令は、スタック・レジス
タの更新を完了するための時間を有するという理由によ
る。

しかしリターン型命令が他のリターン型命令の直後に続
くならば、ハードウェアは、７特別のやり方でそれを処
理しなければならない。これは、第２のリターン型命令
がデコードされかつフエンチされ九時、デコーダ２０は
、第２のリターン型命令の後の結合のアドレスは、スタ
ック・レジスタ１８にあ゛る（直であると決定するから
である。しかし、スタック・レジスタ１８は依然として
第２のリターン命令を指しており、従ってその命令が再
びフェッチされる。第２のリターン型命令の最初−のフ
ェッチについては問題がない。しかし、第２のリターン
型命令の第２のフェッチは、その位相２（第２のリター
ン型命令の最初のフェッチの位相３）でスタック・ポイ
／り２βを更新しようとする。もしそれが起ると、スタ
ック・ポイ／り２８は間違った場所ヲ指すことになる。

従って、デコーダ２０は、第２のリターン型命令の第２
のフェッチの位相２．３．４で、通常のリターン命令の
代りに、線Ｚ上にノー・オペレーショ／＠号全挿入しな
ければならない。それによって、デコーダ２２′は、ス
タック・ポインタ２８が第２回目に更新されるめを禁止
し、デコーダ７５は、データ・ストア８が第２回目に読
出されるのを禁止する。

ハードウェアによって発生されたこのノー・オベレーシ
ョ／の結果、第２のリターン型命令の最初のフェッチは
通常の如く動作するが、第２のリターン型命令の第２の
フェッチは位相″１で通常の如く動作し、位相２．３．
４ではノー・オペレーション命令の如く動作する。第３
の連続し九すター７型命令は最初のリターン型命令と同
じように処理される。何故ならば、それはリターン型面
令ではなく、有効なノー・オペレーションｌ１ｆｆ令に
続くからでめる。２つ又はそれμ上の連続したリターン
命令の動作は、次のとおりでるる。

最初ρマシン・サイクルで、スタック・レジスタ１８に
記憶される値はＳｔでめシ、スタック。

ポインタ２８に記憶゛される値はｉでるる。ステージ１
にあるデコーダ２０は第１サイクルで前の命’？ｒｔ　
７’コードし、マルチプレクサ１２を制御して、線１３
の上に命令ストア６の最初のアドレスを入力させる。そ
れによって、命令ストア６から最初の命令がフェッチさ
れる。

第２のマシ／・サイクルの始めに、スタック・レジスタ
１８はＳｔを記ｌしており、スタック・ポイ／り２８は
ｉを記憶している、ステージ１にあるデコーダ２０は、
最初の命令を、最初のサイクルに続く第２のサイクルで
、最初のりターノ命。

６トｔ、てデコードし、マルチプレクサ１２を制御して
、スタック・レジスタ１Ｂの内容Ｓｉｋ、第２のアドレ
スとして命令ストア６へ転送する。それによって、防ヤ
スドア６から第２の命令がフェッチされる。嵐テージ２
にあるデコーダ２２は、最初の命令を、第２のサイクル
で最初のリターン命令としてデコードレ、スタック・ポ
インタ２８を制御して、その内容を単位量だけ減少して
「ｉ−１」にする。この値は、ステージ３で、スタック
１０のｋめの最初のデータ・ストア・アドレスとしてデ
ータ・ストア・アドレス・レジスタ３０へ出力される。

第３マシン・サイクルの始めに、スタック・レジスタ１
８はＳｉを記憶しており、スタック・ポインタ２８は（
ｉ−１）を記憶している。ステージ１にあるデコーダ２
０は、第２の命令全１．第２サイクルに続く第３サイク
ルで第２のりター／命令トシてデコードし、マルチプレ
クサ１２を制御して、スタック・レジスタ１８を占めて
いるＳｉヲ、請合ストア６へ第２のアドレスとして転送
させる。従って、命令ストア６から再び第２の命令がフ
ェッチされる。ステージ１にめるデコーダ２０は、線７
を介してノー・オペレーション（ＮＯ−ＯＰ　）出力を
、ステージ２にるるデコーダ２２及びステージ３にめる
動作コード・デコーダ７５へ接続される。それは、第３
サイク、ルで第２のリターン命令が検出された時、Ｎｏ
−ＯＰ信号を線７へ出力する几めである。ステージ２に
るるデコーダ２２は、第３サイクルで第２の命令を第２
のリターン命令としてデコードし、スタック・ボイ／り
２８を！ＩＪ御して、その内容を単位量だけ減少ざぜて
（ｉ−２）にする。この値は、ステージ３で、スタック
１０の九めに第２のデータ・ストア・アドレスとしてデ
ータ・ストア・アドレス・レジスタ３０へ出力される。

ステージ３にるるデコーダ７５は、第３サイクルで、最
初の結合を最初のリターン命令としてデコードし、かつ
データ・ストア８を制御して１．最初のデータ・ストア
・アドレス（ｉ−１）に基いてスタック１ｏの最初のデ
ータへアクセスさせ、ステージ１の＠１７を介して、最
初のデータを値Ｓ、　　とじてスタンクェート レジスタ１８へ出力させる。

第４マシン・サイクルの始めに、スタック・レジスタ１
８は８１−１を記、厖し、スタック・ポイ／り２８は（
ｉ−２）　ｆｊｒ：ｇｉＨｌしている。ステージ１にあ
るデコーダ２０は、第３サイクルに続く第４サイクルで
、再び第２の命令を第２のリターン命令が２回目に生°
じたものとしてデコードし、かつマルチプレクサ１２’
ｔ！（１ｍして、スタック・レジスタ１８の内容Ｓ、　
　を第３アドレスとして−１ 命令ストア６へ転送させる。それによって、第３命令が
命令ストア６から７エツチされる。ステージ２のデコー
ダ２２は、Ｉ！７上のＮｏ−ＯＰ倍信号し答して、第４
サイクルでスタック・ポインタ２８に対する動作を省略
する。ステージ３にあるデコーダ７５は、第４サイクル
で第２の命令を第２のりメー７命令としてデコードし、
データ・ストア８を制御して、第２のデータ・ストア・
アドレス（ｉ−２）に基いてスタック１０の第２のデー
タへアクセスさせ、第２のデータｅ、ｒｔｆｓｉ−２と
してステージ１の綴１９を介してスタック・レジスタ１
８へ出力させる。

第５マシ／・サイクルで、スタック・レジスタ１８は５
ｉ−２を記はしており、スタック・ボイ／り２８は（ｉ
−２）を記１している。ステージ１にあるデコーダ２０
は、第４サイクルに続く第５サイクルで、第３の岐やを
最初の次の命令としてデコードし、マルチプレクサ１２
を制御して、最初の次の命令アドレスを命令ストア６へ
入力さぜる。それによって、第４自令が命令ストア６か
ら７エツチされる。ステージ２にるるデコーダ２２は、
第５サイクルで第３命令を最初の次の命令としてデコー
ドし、第４図のデータ・ストア・アドレス発生器２４を
制御して、最初の次のデータ・亥ドア・アドレスをステ
ージ３にあるデータ・ストア・アドレス・レジスタ３ｏ
へ出方させる。

ステージ３にるる動作コード・デコーダ７５は、＠７に
るるＮｏ−ＯＰＮ号に応答して、第５サイクルでデータ
・ストア８に対する動作を省略する。

この例では、スタック・レジスｊ１１８１ｉびスタック
・ポイ／り２８にある内容は、＠６マシノ・サイクルで
変化しない。ステージ１にるルテコーダ２０は、第５サ
イクルに続く第６サイクルで、第４のに＋を第２の次の
結合としてデコードし、マルチプレクサ１２をＩ［Ｉ？
１ｌｌｌして、第２の次の命舎アドレスヲ妨令ストア６
へ人力させる。それによって、第５の命令がｍ％ストア
６から７エツチされる。ステージ２にるるデコーダ２２
は、第６サイクルで、第４の命令を第２の次の結合とし
てデコードし、データ・ス□ドア・アドレス’ｔＱ生器
２ａを制御して、＠２の次のデータ・ストア・アドレス
を、ステージ３にるるデータ・ストア・アドレス・レジ
スタ５０へ出力させる。ステージ３にろる動作コード・
デコーダ７５は、第６サイクルで、第３の命令又は最初
の次の命令をデコードし、デーｐ・ストア８を制御して
、最初の次のデータ・ストア・アドレスに基いて第３の
データにアクセスさせる。このようにして、２つの連続
したリターン命令に対する針金ストア・アクセシノグ動
作は、時間的に拡張される。

ここで理解すべきは、前述のＮｏ−ＵＰ信号を発生する
には、ａ令シーケンシノグ・デコーダ２０ではなく、デ
ータ・ストア・アクセシ／グ・デコーダ２２で発生させ
てよいことである。

これまで説明した、２個の連続したリターし命令に対す
る呻作は、自動的に任意数の連続したリター／に適合さ
せることができる。もし２Ｎｆ固の連続したリターン命
令が存在すれば、それらは３ｍ回のマシン・サイクルで
実行され、３番目ごとのサイクルは、前述したようにハ
ードウェアによってＮｏ−ＯＰｆｉ号を自動的に発生さ
れる。もしく２Ｎ＋１“）個の連続したリターン命令が
存在すれば、それらは（３Ｎ＋１）回のマシ７・サイク
ルで実行される。ここでＮは、ハードウェアによって実
行されるＮｏ−ＯＰ倍信号数でるり、（２Ｎ＋１）は、
リターン命令の数である。Ｎはゼロ、又は任意の正の整
数でるるとする。

マスクされない割込みが愛敬られると、スタック１０が
影響を受ける。それは、割込まれたプログラムの適当な
リター７・アドレスが、１だけ増す口されたスタック・
ポイ／りを使用して（ｓｐ＝ＳＰ＋１）、データ・スト
ア８へアドレスとして瞥込まれる前に、スタック・レジ
スタ１８へ入れられるからでるる。割込みは、命令スト
ア６の適当な割込エントリイ・アドレスへブランチさせ
る。

２、アドレス発生ステージ（ステージ２）第４１図のス
テージ２は、酪令実行の第２位相を実行する。ステージ
２の主な機能は、データ・ストア８の動作のために実行
アドレスを計算することでるる。データ・ストア８の動
作は宿舎実行の第３位相で起る。ステージ２で実行され
る他の機能は次のとおシでるる。

（１）　　インデックス・レジスタの演算（２）　　イ
ンデックス・レジスタのテスト（３）保存レジスタの計
算 （４）　　インデックス・レジスタ／ストレージ・イン
ターフェイス（５）　　スタック・ポインタの更新 第４図はステージ２の機能的流れ図を示す。このステー
ジに示される全ての制御レジスタ（スタック・ポインタ
２８を除く〕は、１６ビントの長さを有する。スタック
・ポイ／り２８は６ピントの長さである。次の表は、こ
れらの制御レジスタをリストしたものでろる。

インデックス・レジスタ（Ｘｌ、Ｘ２）４４ペース・レ
ジスタ４６ マスク・レジスタ４８ 増加レジスタ（ｗ　１　、ｗ　２　）　４ｑ転送レジス
タ５０ スタック・ポインタ２８ 加算器５２は、１６ビントの、「２の補数」加算器でめ
る。／７０算器５２は、「より大きい」、「より小さい
」又は「等しい」を判別する論理機能を有する。０口算
器５２は、減算のために右方へ入力された直の補数を形
成することができる。ＬＳＢへのキャリイに対して別個
の制御が実行される。

これによって、０口算器は、「２の補数」演算を実けし
、又は１ピント・オフセンＨ−挿入することができる。

１ピント・オフセントは、比較機能において、「より小
さいか等しい」機能を作るため使用される。０口算器５
２′　も１６ビントの「２の補数」加算器である。

アドレス発生論理へのインターフェイスは次のとおりで
ある。

（１）　　結合における１６ビントのオベラ／ドｒａＪ
フィールド （２）保存レジスタ３８に対する１６ピント出力（３）
　　ステージ３に対する実行アドレス出力（１６ビツト
〕 （４）　　ステージ３に対する１６ビントの入力バス及
び出力バス （５）　　制御のための動作コード （６）　　インデックス比較フラグ（状況レジスタに富
まれる） （７）　　ソフトウェア・フラグ（状況レジスター言ま
れる〕 線２６上に有効なデータ・ストア・アドレスを発生する
には、アドレス指定の４つの方法の１つを夷目しなけれ
ばならない。４つの方法は前に説明した。全ての実効ア
ドレスは、緒令夷酊の位相２の終りに利用可能となる。

実効アトｔレスは、位相３で使用するため、ステージ３
へ送うれ−る。

インデックス・レジスタの動作 第４図に示される機能の残りの部分は、他のアドレス発
生演算機能を実行するために使用される。

インデックス・レジスタの演算 この機能は、０口算器５２、インデックス・レジスタ〔
Ｘｌ、Ｘ２〕４４、増’１０　’　シスタ（Ｗｌ、Ｗ２
）４９を使用し、リロ算器５２をインデックス・レジス
タヘフイードバンクさせることによって実行される。実
けされることのできる＠能は次のとおりである。Ｘ１＝
Ｘｉ＋ａ、Ｘ１＝Ｘｉ＋Ｗｊ、Ｘ１＝Ｘｉ−Ｗｊ、ｉ＝
１．２及びｊ＝１．２゜これらの動作は面会実行の位相
２で実ひされる。

インデックス・レジスタのテスト 加算器５２の結果によってインデックス比較フラグ（Ｉ
ＣＦ）が設定され、このフラグは、条件付きブランチ命
令ｒＢＩｃＦＪによって使用される。υΩ算器５２は、
適当なインデックス・レジスタから即１直（又は適当な
増加レジスタの内容）を減算することによって、インデ
ックス・レジスタの内容に影響を与えることなく、選択
されたインデックス・レジスタと、オペランドｒａＪ又
は選択された増加レジスタとを比較する。指定されたテ
ストの結果に対して、フラグがセントされる。

このテストは、分合実行の位相２で起り、位相２の終り
に、比較フラグがセントされる。この比較の結果に基い
てブランチするＢＩＣＦａ令は、もし次の命令としてコ
ード「ヒされれば有効でるる。

保存レジスタの計算 ０口算器５２からインデックス・レジスタへのフィード
バック通路は、保存レジスタ３８に対しても利用０Ｔｆ
ＴＩ２でろる。保存レジスタは位相２の終りにロードさ
れる。この＠能はＡ　Ｓ　Ｖ　砧今によって実行される
。

インデックス・レジスタとデータ・ストアとのインター
フェイスは、直接又は転送レジスタ５゜を介して行われ
る。転送レジスタとのインターフェイスは、所望ならば
、データ孕一時的にそこに保存させること全可能にし、
またそこからデータをロードすることをｉにする。デー
タ・ストア８が読出されると、その内容は、位相６の終
りに、適当なインデックス・レジスタへランチサレル。

データ・ストアへの書込みは位相３で起る。

転送レジスタ 転送レジスタ５０は、データ・ストア８とステージ２に
おける全ての制御レジスタとの間で血路を形成するため
に使用される。この通路は双方向性であり、データは転
送レジスタを介してデータ・ストアから任意の制御レジ
スタへ、また制御レジスタからデータ・ストアへ転送さ
れることができる。

更に、転送レジスタは、データ・ストア８と全ての制御
レジスタとの間に設けられたデータの一時的保存場所と
して使用される。データは１１品令の位相２で、転送レ
ジスタから宛先レジスタヘロードされる。ＩＯＮレジス
タから転送レジスタヘデータを転送する場合、転送が位
相２で起るように、有効な直接通路が転送レジスタに設
けられる。

データ・ストア８の読出しは、位相３の終りに、現酪令
の動作コードによって指定されたレジスタへ、データ・
ストアの内容を転送させる。転送レジスタからデータ・
ストアへの瞥込みは、位相３で起る。

成る種の命令は、その実行の位相４でオペランドｒａｆ
ｔ必要とする。これらの命令のｆｃヤに、ステージ２は
、位相２の終りに、オペランドｒａＪを実効アドレス観
へ送らねばならない。この１直は、位相３でステージ３
を介して通され、命令の動作コードによって指定された
ところに従って、ステージ４の中の適当なレジスタへ送
られる。それは必要に応じて位相４で使用することがで
きる。

第５図のデータ・ストア・ステージ３は、データ・スト
ア８、データ・ストア・アドレス・レジスタ３０、人力
選択マルチプレクサ（ＭＵＸ）５４、を含む。ステージ
３は、Ｒ８Ｐのためにデータの配置反びクエンチ１１１
フ作を実けする。データ・ストア８は１６ビント・ワー
ド＋Ｖ用し、６５５３６１固のワードまでアドレスｏＴ
［である。１６ピツトのデータ・ストア・アドレス・レ
ジスタ３０は、像選択論理と共に、ステージ２によって
発生された実効アドレスと、工１０論理ステージ３４に
よって与えられたアドレスとを選択するために設けられ
る。像選択は動作コード・デコーダ７５によって実行さ
れる。動作コード・デコーダ７５は、＠７上の動作コー
ド入力に応答して、マルチプレクサ５４文びデータ・ス
トア・アドレス・レジスタ５０を制御する。データ・ス
トア８への瞥込動作については、データ源は（１）ステ
ージ４、（２）ステージ２、（３）ステージ１のスタッ
ク・レジスタ１８、、（４）Ｉ１０論理ステージ３４か
ら選択される。

データ・スートア８の出力（線５６及び１７）は、位相
３の完了時に、他の４つのステージで使用するため、現
砧令の動作コードによって指定された適当なレジスタへ
導かれる。データ・ストアへの書込動作は、ステージ２
で発生され几実効アドレスを使用して、訪令天行の位相
３で起る。記はされるデータは、位相２の終りに源レジ
スタで利用０Ｔ能なデータでるる。

データ・フェッチ動作は合金実行の位相３で実行され、
データは現ｆｆ、Ｑ、の動作コードによって指定された
レジスタに置かれる。データ・ストア８カラステージ４
ヘデータをロードする場合、データは位相３の終りに適
当なレジスタに置かれ、次いで位相４で、加算器を通さ
れ（条件コードがセントされる〕、位相４の終りに宛先
レジスタへ書込まれる。

Ｉ１０論理ステージ３４によるデータ・ストア８の使用
は、サイクル・スチール動作によって行われる。ステー
ジ３４がデータ・ストア動作を要求する時、バイブライ
ノが停ｔｈｇれ、その間、データ・ストア８のサイクル
がステージ３４によって使用される。Ｉ１０動作につい
て１つのサイクル・スチールが終ると、パイブライ／が
再開される。命令の首尾一貫し友実けを維持する九め、
パイプライ／の全てのステージが停止されねばならない
。。

６Ｌ令ｒ　Ａ　Ｚ　　Ｚ、”　ａ　（Ｉ　）　Ｊ　（即
＋１ａｖｚへｏｎえ、その伯果をｚに置け）のように、
位相４動作（７）７ｔａ６にステージ４でオペラッドｒ
＝Ｊｋ必要とする砧舎については、データ・ストア・ア
ドレス・レジスタ６０からステージ４の適当なレジスタ
へ直路が設けられる。この通路は、ステージ２によって
天動アドレス線上に置かれ几オペランド「＆Ｊ’ｔ、ス
テージ４に対し入力データとして利用０Ｔ能にする。こ
れがｏＴ能となるのは、位相４でオペランドを必要とす
る動作は、その実行中データ・ストア８ヲ１吏用しない
からでるる。

これまで説明したリアルタイム信号プロセンサ・チップ
のａ令パイプライン・アーキテクチャ−は、データ・ス
トアの区分された領域に置かれている６４レベルのアド
レス・スタックへアクセスするため、ブランチ及びリタ
ーン動作の間に、地中されない命令位相を有利に利用す
る。アドレス・スタックは、実際には岐舎フエンチ・ス
テージよりもいくつかの命令位相を超えて置かれている
が、アドレス・スタックの内容は、ステージ１に置かれ
たスタック・レジスタの助け？かりて、即時に利用可能
でめる。眺に、プロセンサ・チップ上では、アドレス・
スタックによって余分のチップ領域や電力が消費される
ことはない。本発明を利用しなければ、アドレス・スタ
ックを命令フェッチ・ステージで直ちに利用するため、
それをプロセッサ・チップ上に設けねばならない。更に
、データ・ストアにおけるアドレス・スタックの区分サ
イズは小さくすることができ、節約された領域は他のデ
ータ装置に使用することができる。

【図面の簡単な説明】

第１図はリアルタイム信号プロセッサの機能的ブロック
図、第２図は曲令パイプライン動作を示す図、第３図は
命令シーケ／シノグ兼フエンチ・ステージのｌ！！ＩＩ
的ブロック図、第４図はアドレス発生ステージの＠能的
ブロック図、第５図はデータ・ストア・ステージの機能
的ブロック図でろる。 ６・・・・ｆｔＪｅストア、８・・・・データ・ストア
、１０・・・・翁令アドレス・スタック、１２・・・・
命令アドレス・マルチプレクサ、１４・・・・命令アド
レス増７７１１Ｂ、１６・・・・シーケンシャル・アド
レス・レジスタ、１８・・・・スタック・レジスタ、２
ｏ・・・・砧令シーケ／シング・デコーダ、２２・・・
・データ・ストア・アクセシング・デコーダ、２４−・
・・データ・ストア・アドレス発生５％　２ｓ・・・・
スタック・ポイ／り、６０・・・・データ・ストア・ア
ドレス・レジスタ（υ５ＡＲ）、５４・・・・入力選択
マルチプレクサ、７５・・・・動作コード・デコーダ。 第１頁の続き ０発　明　者　アブラハム・ペイレド アメリカ合衆国カリフォルニア 州すンノゼ・レニー・コート１０ ２７番地 ０発　明　者　フレデリック・エヌ・リスアメリカ合衆
国ニューヨーク州 モヒガン・レーク・モホーク・ ロード１４６６番地 ０発　明　者　マイケル・アール・コスグローブ アメリカ合衆国バージニア州ハ イマーケット・アルベイ・ドラ イブ２６２６番地

Claims (2)

【特許請求の範囲】
1. （１）　　命令を記憶する命令記憶装置と、データを記
   憶するデータ記憶装置と、命令の７エツチ及びシーケン
   スを制御するｋめの第１ステージ、上記データ記障装置
   のアドレス？発生するための第２ステージ、上記データ
   記は装置にアクセスするための＠３ステージを含むパイ
   プライフ式命令機購とｒ具備し、上記ステージの各々は
   動作コード及びオペラ／ドｔそれぞれ含む複数の連続し
   た命令を実行するため重複モードで動作し、上記命令記
   憶装置から命令がアダセスさ扛て上記データ記厖装置か
   らアクセスされたデータの上で命令が実行されるような
   貯蔵プログラム型データ・プロセッサにおいて、上記命
   令記憶装置の命令アドレスを記憶するため上記データ記
   厖装蓋の区分された領域に設けられた命令アドレス・ス
   タックと、上記第１ステージに設けられたマルチプレク
   サであって、上記命令記憶装置のアドレス人力へ接続さ
   れた出力を有し、かつ上記命令記憶装置へ命令アドレス
   を入力するための複数の入力を有するマルチプレクサと
   、上記命令記憶装置における順次の記憶ロケーショ／の
   アドレスを記憶するシーケンシャル・アドレス・レジス
   タと、上記第１ステーシニ設けられたアドレス増加器で
   あって、上記命令アドレスを増加させるため、上記マル
   チプレクサの出力へ接続された入力を育し、かつ上記シ
   ーケンシャル・アドレス・レジスタを介して上記マルチ
   プレクサの人力へ接続された出力を有するアドレス増ｊ
   ＪＯ器と、上記第１ステージに設けられたレジスタでろ
   って、上記アドレス増ｖＤ器又は上記命令アドレス・ス
   タックから出力された命令アドレスを記憶するため、上
   記シーケンシャル・アドレス・レジスタの出力又は上記
   命令アドレス・スタックからの出力へ選択的に接続され
   る入力を有し、かつ上記マルチプレクサの入力又は上記
   命令アドレス・スタックの入力へ選択的に接続される出
   力を有するスタック・レジスタと、上記Ｉ＠１ステージ
   に設けられたデコーダであって、上記命令記憶装置の出
   力へ接続された入力、及び上記マルチプレクサへ接続さ
   れた出力を有し、かつ上記命令記憶装置からアクセスさ
   れた命令の動作コードに応答して、上記命令記憶装置の
   アドレス入力が上記マルチプレクサを介して上記シーケ
   ンシャル・アドレス・レジスタの出力又は上記スタック
   ・レジスタの出力へ選択的に接続されるように制御する
   第１のデコーダと、上記第２ステージに設けられたテコ
   −タテあッて、上記命令記憶装置からアクセスされｆｃ
   敵令の動作コードを解読して上記データ記憶装置へのア
   クセスを制御するため、上記命令記憶装置の出力へ接続
   された入力を有する第２のデコーダと、上記第２ステー
   ジに設けられ迄アドレス発生器であって、上記命令記憶
   装置の出力へ接、続された入力、及び上記第２デコーダ
   へ接続された入力を有し、該第２デコーダにおける動作
   コードの解読に応答して上記命令記憶装置からアクセス
   された命令のオペランドから上記データ記憶装置のアド
   レスを発生するアドレス発生器と、上記第２ステージに
   設けられたポインタ装置であって、上記第２デコーダへ
   接続された制御入力を有し、上記データ記憶装置におけ
   る記憶ロケーションのアドレスを増加又は減少させて、
   上記命令アドレス・スタックに最後に記憶され友命令ア
   ドレスの記憶ロケーショ／を指定するポインタ装置と、
   上記第３ステージに設けられたレジスタであって、上記
   データ記憶装置の記憶ロケーショ／にアクセスするため
   、上記アドレス発生器の出力及び上記ボイ／り装置の出
   力へ接続された入力を有し、かつ上記データ記憶装置の
   アドレス入力へ接続された出力を有するアドレス・レジ
   スタと、上記第３ステージに設けられたデコーダであっ
   て、上記命令記憶装置の出力へ接続された入力、及び上
   記データ記憶装置へ接続された制御出力を胃し、上記命
   令記憶装置からアクセスされたブランチ命令の動作コー
   ドにし答して、上記スタック・レジスタの内容が上記デ
   ータ記憶装置のデータ入力へ入力されるのをＩＩＪ　１
   １１１する第３のデコーダとを具備し、上記マルチプレ
   クサは、上記第１デコーダにおける動作コードの解読に
   応答して、上記命令記憶装置からアクセスされた命令の
   オペランドをブランチ・アドレスとして上記命令記憶装
   置へ転送する。 ため、入力の１つを上記命令記憶装置の出力へ接続され
   、上記第１デコーダは上記ブランチ命令の動作コードに
   ら答して、該ブランチ命令のオペラッドが上記マルチプ
   レクサを介して上記命令記憶装置のアドレス入力へ転送
   されるのを制御し、かつ上記シーケンシャル・アドレス
   ・レジスタにあルアトレスが上記スタック・レジスタヘ
   ロートサれるのを制御し、上記第２デコーダは、上記ブ
   ランチ命令の動作コードに応答して、上記スタック・レ
   ジスタの内容が上記ブランチ命令の動作コードによって
   指定されたブランチ命令からのリター７・アドレスとし
   て上記データ記憶装置へ記憶されるようにするため、上
   記ボイ／り装置の増加又は減少を制御し、かつ上記ポイ
   ンタ装置の内容が、上記アドレス・レジスタへ、上記命
   令アドレス・スタックの記憶ロケ−ショアのアドレスと
   して出力されるのを制御することを特徴とする命令ブラ
   ンチｌ！！Ｌ
2. （２）　　命令を記憶する命令記憶装置と、データを記
   憶するデータ記憶装置と、命令のフェッチ及びシーケ／
   スを制御するための第１ステージ、上記データ記憶装置
   のアドレスを発生するための第２ステージ、上記データ
   記憶装置にアクセスするための第３ステージを含むパイ
   プライノ式命令＠溝とを具備し、上記ステージの各々悴
   動作コード及びオペラッドをそれぞれ含む複数の連続し
   友命令を実行するため重複モードで動作し、上記命令記
   憶装置から命令がアクセスされて上記データ記憶装置か
   らアクセスされ友データの上で命令が実行されるような
   貯蔵プログラム型データ・プロセッサにおいて、上記命
   令記憶装置の命令アドレスを記憶する友め上記データ記
   憶装置の区分された領域に設けられた命令アドレス・ス
   タックと、上記第１ステージに設けられたマルチプレク
   サであって、上記命令記憶装置のアドレス入力へ接続さ
   れた出力を有し、かつ上記命令記憶装置へ命令アドレス
   を入力するための複数の入力を有するマルチプレフサと
   、上記命令記憶装置における順次の記憶ロケーションの
   アドレスを記憶するシーケンシャル・アドレス・レジス
   タと、上記第１ステージに設けられたアドレス増ｖｌｌ
   ｌ器でろって、上記命令アドレスを増加させるため、上
   記マルチプレクサの出力へ接続された人力を育し、かつ
   上記シーケンシャル・アドレス・レジスタを介して上記
   マルチプレクサの入力へ接続され洗出力を有するアドレ
   ス増ｂＯ器と、上記第１ステージに設けら°れ几レジス
   タであって、上記アドレス増加器又は上記命令アドレス
   ・スタックから出力された命令アドレスを記憶するため
   、上記シーケンシャル・アドレス・レジスタの出力又は
   上記命令アドレス・スタックからの出力へ選択的に接続
   される人力ヲ宵し、かつ上記マルチプレクサの入力又は
   上記命令アドレス・スタイクの入力へ選択的に接続され
   る出力を有するスタック・レジスタと、上記第１ステー
   ジに設けられ定デコーダであって、上記マルチプレクサ
   の出力へ接続された入力を育し、上記命令記憶装置から
   アクセスされた命令の動作コードに応答して、上記命令
   記憶装置のアドレス入力が上記マルチプレクサを介して
   上記シーケンシャル・アドレス・レジスタの出力又は上
   記マルチプレクサの人力へ選択的に接続されるようにｉ
   ＋御する第１のデコーダと、上記第２ステージに設けら
   れたデコーダであって、上記命令記憶装置からアクセス
   された命令の動作コードを解読して上記データ配置装置
   へのアクセスを制御するため、上記命令記憶装置の出力
   へ接続された入力を有する第２のデコーダと、上記第２
   ステージに設けられたアドレス発生器であって、上記命
   令記憶装置の出力へ接続され友人力、及び上記第２デコ
   ーダへ接続された入力を有し、該第２デコーダにおける
   動作コードの解読に応答して上記データ配置装置のアド
   レスを発生するアドレス発生器と、上記第２ステージに
   設けられたポイ／り装置であって、上記第２デコーダへ
   接続され九制御入力を有し、上記データ配置装置におけ
   る記階°ロケーションのアドレスを増加又は減少させて
   、上記命令アドレス・スタックに最後に記憶され友命令
   アドレスの記憶ロケーショノを指定するボイノタ装置と
   、上記第３ステージに設けられたレジスタであって、上
   記データ記憶装置の記瞳ロケーショノにアクセスする之
   め、上記アドレス発生器の出力及び上記ポイ７タ装置の
   出力へ接続され友人力を宵し、かつ上記データ配置装置
   のアドレス入力へ接続された出力を有するアドレス・レ
   ジスタと、上記第３ステージに設けられ友デコーダであ
   って、上記命令記憶装置の出力へ接続され友人力、及び
   上記データ配置装置へ接続された制御出力を有し、上記
   命令記憶装置からアクセスされたブランチ命令の動作コ
   ードに応答して、上記スタック・レジスタの内容が上記
   データ配置装置のデータ入力へ入力されるのを制御する
   第３のデコーダと、命令のシーケンスを変更するブラン
   チ・アドレスを記憶するブランチ・アドレス・レジスタ
   と、を具備し、上記マルチプレクサは、上記第１デコー
   ダにおける動作コードの解読に応答して、上記ブランチ
   ・アドレス・レジスタの内容を上記命令記憶装置へ転送
   するため、入力の１つを上記ブランチ・アドレス・レジ
   スタへ接続され、上記第１デコーダは、上記命令記憶装
   置からアクセスされたブランチ命令の動作コードに応答
   して、上記ブランチ・アドレス・レジスタの内容が上記
   マルチプレクサを介して上記命令記憶装置のアドレス入
   力へ転送されるのを制御し、かつ上記シーケンシャル・
   アドレス・レジスタにあるアドレスが上記スタック・レ
   ジスタヘロードされるのを制御し、上記第２デコーダは
   、上記ブランチ命令の動作コードに応答して、上記、ス
   タック・レジスタの内容が上記ブランチ命令の動作コー
   ドによって指定されたブランチ動作からのリターンテア
   ドレスとして上記データ配置装置へ記憶されるようにす
   る友め、上記ボイ７タ装置の増加又は減少を制（２）し
   、かつ上記ボイ７タ装置の内容が、上記アドレス・レジ
   スタへ、上記命令アドレス・スタックの記憶ロケーショ
   、７のアドレスとして出力されるのを制御することを特
   徴とする命令ブランチ！！！１１１ｆ。