JPS62501940A - マイクロプログラム・コントロ−ラの改良 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 マイクロプログラム・コントローラの改良本発明は、指定のアドレスに命令を格 納するメモリ、現在命令を保持するレジスタ及び算術論理装置（ＡＬＵ）を有し 、このＡＬＵは現在命令を実行しこれによって次の命令の選択を変更するほか外 部データを処理しかつメモリ内の対応するアドレスをアクセスすることを特徴と するマイクロプログラム・コントローラに関する。

出願人にとって既知の従来技術のコントローラにおいては、（通常の場合、有限 状態オートマクの）電子ディジタル計算装置は「マイクロプログラム・シーケン サ」によって通常の場合制御されている。この装置は、ループ・アレンジメント 内に接続された、コード化命令を含むメモリと、レジスタとを具備している。最 も簡単なアレンジメントが第１図に示しである。第１図において、レジスタＲは 現在マイクロ命令を保持し、このマイクロ命令は算術／論理装置（ＡＬＵ）に供 給され、そしてこのＡＬＵはこの命令を実行するとともに所用に応じ外部データ を処理する。マイクロ命令の付加フィールドは、実行対象の次の命令のメモリ・ アドレスを提供する。

実際のシステムにおいては、この「次のアドレス」はＡＬＵ出力による更新が可 能であり、「条件付き飛越し」機能を提供する。

出願人にとって既知の他の従来技術のシステムは、コントロール・テータ株式会 社（Ｃｏｎｔｒｏｌ　Ｄａｔａ　Ｃｏｒｐｏｒａｔｉｏｎ）の名においてオース トラリヤ特許明細書第５３５１０５及び５３８２１５号に開示されている。この 開示によるシステムは、各々のメモリ・バンクごとに別々のレジスタとサポート 回路、バス等の使用を必要とするものである。

本発明の主たる目的は、計算された飛越しおよび／またはサブルーチンを可能な らしめこれによりパイプライン・アーキテクチャのスピードとコンバインされた シングル・パス・マシンのプログラミングの容易性を提供するエンホンスされた 機能を有するマイクロプログラム・コントローラを提供することである。

この目的を考慮した本発明によれば、指定のアドレスに命令を格納するメモリ、 次の命令のアドレスをメモリ内に含む現在命令を保持するレジスタ及び現在命令 を実行してこれによって次の命令の選択を変更するほか外部データを処理する算 術論理装置を具備するマイクロプログラム−コントローラを提供し、このマイク ロプログラム・コントローラにおいて、メモリを２つのバンクに分割してその各 々のメモリの出力が起りうる次の命令である出力をレジスタに接続されている第 １のマルチプレックサに供給することと、算術論理装置によって発生した（「０ 」および「１」を含む）種々の条件のすべての数を一度に１個づつ前記現在命令 の実行と同時に入力として取り込むためかつ第１のマルチプレックサにおける次 の命令のいずれかが次に実行されるべくレジスタにロードされるかを決定する２ 進出力を生じるために第２のマルチプレックサを設けることとから成る改良を施 すものである。

詰まるところ、条件付飛越し機能の殆んど大半は、事実上、ツウ・ウェイ判断す なわち（ある条件のもとて）ＩＦ、（これを実行し）ＴＨＥＮ　Ｄｏ、（さもな ければ他を実行する）ＯＴＨＥＲＷＩ　ＳＥ　Ｄｏによる判断であると認識され る。新しいアーキテクチャは、この種の判断を最適化するように設計されている 。

添付の線図により従来技術のシステムと本発明とを照合することができ、第】図 および第２図は既知のマイクロプログラム・シーケンサのブロック図である。

第３図は本発明によるマイクロプログラマのブロック図を示す。

第４図は本発明により構成されたモディファイド・マイクロプログラム・コント ローラのブロック図である。

第１図および第２図について説明すると、第１図の回状破線矢印は種々の動作の タイム・シーケンスを示している。この経路を回る全遅延時間は、マシンの最大 スピードを制限する。メモリにおける遅延時間とＡＬＵにおける遅延時間とは経 路遅延の断熱最大構成要素を呈し、かつ実用システムにおいてＣよ相等しいこと が多いので、第２図のスキームはこれらの機能を並列進行せしめることによって （第２図の２個の矢印を参照のこと）マシンのスピードを２倍にするため使用す ることができる。

第２図において、現在命令とこの後続命令アドレスとは２個のレジスタＲ１およ びＲ２内に保持されている。

同ＩＩに、メモリはＲＥの入力に現在命令を引渡し、この現在命令の後続命令の アドレス（すなわち、２番目の後続）はＡＬＵによってＲ２に引渡される。両レ ジスタはシステム・クロックに基づいて同時に更新する。「パイプライン方式（ ｐｉｐｅｌｉｎｉｎｇ）　Ｊとして知られているこのスキームは広く使用されて いる。

パイプライン化システムの不利な点は、２個のレジスタを現在／後続用に使用す ることにある先天的なものである。制御の流れに影響を与えること（すなわち、 飛越し）を望む命令は、条件付き飛越しの実行に際しそのアドレスがすでにラッ チされている後続命令に影響を与えることは不可能である。この命令はその２番 目の後続命令に影響を与えることが可能であるにすぎない。このことζよプログ ラミングに著しい不都合を招く結果になっている。これはさらに、最短可能性プ ログラム「ループ」が、たとえ１つの命令がすべての所要機能を実施するために （与えられたＡＬＵ構成において）十分であるとしても、少なくとも２つの命令 を包含する制約を強いるものである。

本発明に基づくスキームは、第３図に詳しく示しである。この場合のメモリは、 各々が最初のサイズ（全体的サイズはプログラム要求によって指示される）の半 分であろ２つのバンク（ＡおよびＢ）に分割され、かつ第２図のレジスタＲ２は いずれかのメモリ・バンクの出力をレジスタＲに引渡すことが可能なマルチプレ ックサＭ１によって置換されている。２本の並列経路は以前のとおりで、回状破 線矢印で示されている。

現在命令はＲから出力され、ＡＬＵは所望数値の計算を開始する。可能性のある インクレスト（ゼロ、ネガティブ等）の種々の条件が、定数値０および１ととも に、二次マルチプレックサＭ２に入力として提供される。Ｍ２は命令によって指 定されたところに従ってこれら入力の１つを選択し、かっ２進出力ｒｓＷＩＴｃ ＨＪを生じろ。

この間に、現在命令のアドレス・フィールドは両メモリ・バンクを同時にアクセ ス完了していて、２つの可能性後続命令を生じろ。また、スピードの遅いプロセ ス、すなわちＡ　Ｌ　Ｕ　（３３能および、メモリ・アクセスも同時に始まる。

最後に、信号ｒｓＷＩＴｃＨＪが、マルチプレックサＭ１に従って、前記２つの 可能性後続命令のいずれかが実際にＲにロードされて次に実行されるかを判断す る。このことから現在命令はその直後続命令をモディファイ完了したことになり 、簡単なプログラミング方法を（第１図のように）使用することができる。命令 の後続命令アドレスをコード化してそれ自身に対してポイントすることによって 、１命令「ループ」を生じることができる。ルーピング条件が確立している限り 、（メモリの１つのバンク内の）命令は繰返し実行され、この条件が失われると 、代りに一方の命令が実行されそしてプログラムが進行する。

通常の命令、すなわち条件効果を有しない命令は単にＭ２にリテラル人力０およ び１の一方を選択せしめる、従って制御の流れを所要に応じてバンクＡまたばＢ に明白に導く。

マルチウェイ分岐モディフィケーションＡＬＵによって計算された値にもとづき マルチウェイ分岐を実施するための有限能力は多く望まれるところである。この ような機能は、マルチプレックサＭ１を、現在命令および次のアドレス・フィー ルドをそれぞれ取扱う２つのセクションに分割することによって、第３図のアー キテクチャに容易に付加することが可能で、これによって第４図のアーキテクチ ャをもたらす。現在命令のフィールドは、次のアドレス・フィールドのほとんど の作動と同様に、上述のごとく作動する。アドレス・フィールドの部分には、Ａ ＬＵによって以前にロードされたレジスタから供給された付加入力チャンネル（ 第４図のｒＢＲＡＮＣＨＪ　）が付与されている。現在命令内の制御ビットは必 要の場合この付加選択を可能ならしめ、これにより選択アドレス・フィールドを 以前に計算された値と置換する。

リテラル出力モディフィケーション 使用頻度は小であるにもかかわらず重要な機能は、マイクロプログラムにとって 一定の時間にＡＬＵに対してリテラル値を供給する能力である。この機能はＬＩ ＴＥＲＡＬレジスクを付加することによって得られる（第４図）。

マシン・サイクルことに、１つのメモリーバンク　（この例においては、メモリ ・バンクＢ）内の現在値はこのレジスタにロードされ、所要の場合ＡＬＵによっ て読出し可能である。これはリテラル・レジスタに有意味データをロードする命 令はバンクＡに常駐しなければならないことを意味するが、これは対応するバン クＢの記憶位置は命令ではなくリテラル・データを内容として有しているからで ある。一方のバンクから他方のバンクへの分岐処理に何らの不利益も付帯しない ので、これは問題でない。一旦ロードされると、リテラル・レジスタ内の値はま さにもう１つのＡＬＵ入力となり、所要の場合アクセスさｎろ。

サブルーチン・モディフィケーション Ｌ　Ｉ　Ｔ　Ｅ　ＲＡ　ＬレジスタがＢＲＡＮＣＨレジスタにデータを渡すこと が可能であれば（すなわち、実際に、両しジスクが同一レジスタであれば）、単 一レベルのサブルーチン・リンゲージを提供するための巧みな手段がある。

複数のレジスタ・セットによって複数のザブルーチン・ネスティング・レベルを 提供しうるであろう。この簡単なスキームは上記のほか単にサブルーチンのバン クＡからの呼び出しを可能ならしめるものであり、深刻な問題でない。

第１図 第２図 国際Ｖ＠交報告 ＡＮＮＥＸ　Ｔｏ　ＴＨＥ　ＩＮＴＥＲＮＡＴＩＯＮＡＬ　５ＥＡＲＣＨＲＥＰ ＤＲＴ　０ＮＩＮＴＥＲＮＡＴＩＯＮＡＬ　ＡＰＰＬＩＣＡＴＩＯＮ　Ｎｏ、ρ ＣＴ／ＡＬＩ　８６１０００４１

Claims (4)

【特許請求の範囲】
1. １．指定のアドレスに命令を格納すろメモリと、次の命令のアドレスを前記メモ リ内に含む現在命令を保持するレジスタと、前記現在命令を実行してこれによっ て次の命令の選択を変更すろほか外部データを処理すろ算術論理回路とを具備す ろマイクロプログラム・コントローラにおいて、 このマイクロプログラム・コントローラの改良は、前記メモリを２つまたはそれ 以上のバンクに分割してその各々のメモリの出力が起りうる次の命令である前記 メモリ出力を命令レジスタに接続されている第１のマルチプレックサに供給すろ ことと、算術論理装置によって発生した（「１」および「０」を含む）種々の条 件のすべての数を一度に１個づつ現在命令の実行と同時に入力として取り込むた めかつ前記第１のマルチプレックサにおけろ次の命令のいずれかが次に実行され ろべくレジスタにロードされるかを決定すろ２進出力を生じろために第２のマル チプレックサを設けろこととを具備すろことを特徴とすろマイクロプログラム・ コントローラの改良。
2. ２．前記第１のマルチプレックサは２つのセクションに分割され前記の現在命令 および次のアドレス・フィールドをそれぞれ取扱いかつ前記算術論理装置によっ て以前ロードされたレジスタから供給された付加入力チャンネルを有するアドレ ス・フィールドを提供することを特徴とすろ請求の範囲第１項に記載の発明。
3. ３．前記マイクロプロセッサの一定時間におけろ前記算術論理装置に対すろリテ ラル値の供給を可能ならしめるためＬＩＴＥＲＡＬレジスタが付加されているこ とを特徴とする請求の範囲第１項または第２項に記載の発明。
4. ４．サブルーチン・ネスティング・レベルの単一または複数レベルを提供すろた めの手段を具備すろことを特徴とする上記請求の範囲のいづれかに記載の発明。