JPS59128642A - マイクロプログラム制御機器のパイプライン方式 - Google Patents
マイクロプログラム制御機器のパイプライン方式Info
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- JPS59128642A JPS59128642A JP331883A JP331883A JPS59128642A JP S59128642 A JPS59128642 A JP S59128642A JP 331883 A JP331883 A JP 331883A JP 331883 A JP331883 A JP 331883A JP S59128642 A JPS59128642 A JP S59128642A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/28—Enhancement of operational speed, e.g. by using several microcontrol devices operating in parallel
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/264—Microinstruction selection based on results of processing
- G06F9/267—Microinstruction selection based on results of processing by instruction selection on output of storage
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ１
〔発明の利用分野〕
本発明はマイクロプログラム制御機器のパイプライン方
式に関するものでオシ、更に詳しくはダミーサイクルを
発生することなく条件分岐を可能とすることによシ高速
化を図ったマイクロプログラム制御機器のパイプライン
方式に関する。゛〔従来技術〕 マイクロプログラム制御機器としてメモリ等のＴ、ＳＩ
試験器に用いるパターン発生器を取シ上げ、従来技術を
説明する。
式に関するものでオシ、更に詳しくはダミーサイクルを
発生することなく条件分岐を可能とすることによシ高速
化を図ったマイクロプログラム制御機器のパイプライン
方式に関する。゛〔従来技術〕 マイクロプログラム制御機器としてメモリ等のＴ、ＳＩ
試験器に用いるパターン発生器を取シ上げ、従来技術を
説明する。
一般にメモリ等のＬＳＩ試験に際して使用されるテヌト
パターンは、マイクロプログラム制御方式によって発生
している。従って、一つのサイクルは命令の格納番地の
指定・命令の読み出し・命令の解読・命令の実行の各部
分によって成シ立ち、サイクルの最小周期も各部分の最
小動作時間の合計によって制限されている。
パターンは、マイクロプログラム制御方式によって発生
している。従って、一つのサイクルは命令の格納番地の
指定・命令の読み出し・命令の解読・命令の実行の各部
分によって成シ立ち、サイクルの最小周期も各部分の最
小動作時間の合計によって制限されている。
一方、被試験素子の高速化に伴ない、ＬＳＩ試験器、特
にテストパターン発生器の高速化が強く望まれている。
にテストパターン発生器の高速化が強く望まれている。
マイクロプログラム制御方式のテストパターン発生を高
速化する為の一般に知られた最良の方法は、パイプライ
ン方式を採ることによシ命令の読み出しと実行を同時並
列に行なう事である。しかし、この方法によっても、プ
ログラムカウンタがあるアドレスを指定してから、そこ
に格納されている命令がパイプラインレジスタに保持さ
れるのは１サイクル後となる。そのため、プログラムカ
ウンタが条件分岐命令の格納されているアドレスを指定
し、条件分岐命令が読み出され、次のアドレスが確定さ
れるまでに２サイクルタイムの時間を要し、後半の１サ
イクルタイムの間アドレスが不確定のままダミーサイク
ルとなってし甘う。
速化する為の一般に知られた最良の方法は、パイプライ
ン方式を採ることによシ命令の読み出しと実行を同時並
列に行なう事である。しかし、この方法によっても、プ
ログラムカウンタがあるアドレスを指定してから、そこ
に格納されている命令がパイプラインレジスタに保持さ
れるのは１サイクル後となる。そのため、プログラムカ
ウンタが条件分岐命令の格納されているアドレスを指定
し、条件分岐命令が読み出され、次のアドレスが確定さ
れるまでに２サイクルタイムの時間を要し、後半の１サ
イクルタイムの間アドレスが不確定のままダミーサイク
ルとなってし甘う。
ＬＳＩ試験器のテスト実行中にダミーサイクルが生じて
し１うと、その部分だけテストパターン発生に２サイク
ル要してしまい、実時間での正常なテストが期待できな
くなってしまう。
し１うと、その部分だけテストパターン発生に２サイク
ル要してしまい、実時間での正常なテストが期待できな
くなってしまう。
〔発明の目的〕
本発明は上記した従来技術の欠点に鑑みなされたもので
、マイクロプログラム制御機器を高速で動作させるため
、ダミーサイクルを発生することなく条件分岐命令の実
行を可能ならしめるマイクロプログラム制御機器のパイ
プライン方式を提供することを目的としている。
、マイクロプログラム制御機器を高速で動作させるため
、ダミーサイクルを発生することなく条件分岐命令の実
行を可能ならしめるマイクロプログラム制御機器のパイ
プライン方式を提供することを目的としている。
本発明のマイクロプログラム制御機器のパイプライン方
式は、命令の先読みを行ない、プログラムカウンタがア
ドレスを指定すると同時に、対応する命令がパイプライ
ンレジスタに保持でれる様に構成し、甘た条件分岐命令
時には次に実行される可能性のある全ての命令を並列に
先読みし、その中から実行する命令を選択することによ
シ、ダミーサイクルの発生を防止するものである。本発
明においては、命令を先読みする為に、メモリへの命令
格納位置を操作して「現在のアドレス」を用いて「次に
実行される命令」の読み出しを行う。
式は、命令の先読みを行ない、プログラムカウンタがア
ドレスを指定すると同時に、対応する命令がパイプライ
ンレジスタに保持でれる様に構成し、甘た条件分岐命令
時には次に実行される可能性のある全ての命令を並列に
先読みし、その中から実行する命令を選択することによ
シ、ダミーサイクルの発生を防止するものである。本発
明においては、命令を先読みする為に、メモリへの命令
格納位置を操作して「現在のアドレス」を用いて「次に
実行される命令」の読み出しを行う。
第１図（、）は、従来方式においてアドレスＮに条件分
岐命令が格納されている場合を示す図である。
岐命令が格納されている場合を示す図である。
アドレスＮで条件が成立すればアドレスＭに分岐し、条
件が成立しなければ分岐は起きずアドレス（Ｎ＋１）に
進む。第１図（ｂ）は本発明のパイプライン方式の命令
格納位置を示す図であシ、従来方式ノアトレス（Ｎ−１
−１）と分岐先ア、ドレスＭの命令をアドレスＮに格納
する事により、「現在のアドレス」で「次の命令」の先
読みを可能にするものである。
件が成立しなければ分岐は起きずアドレス（Ｎ＋１）に
進む。第１図（ｂ）は本発明のパイプライン方式の命令
格納位置を示す図であシ、従来方式ノアトレス（Ｎ−１
−１）と分岐先ア、ドレスＭの命令をアドレスＮに格納
する事により、「現在のアドレス」で「次の命令」の先
読みを可能にするものである。
第１図（ｂ）におけるアドレスＮで条件が成立したとす
ると、次のサイクルでプログラムカウンタはアドレスＭ
を指定する。同時にパイプラインレジスタには、アドレ
スＮによって読み出された命令（Ｍ）が選択され保持さ
れる。
ると、次のサイクルでプログラムカウンタはアドレスＭ
を指定する。同時にパイプラインレジスタには、アドレ
スＮによって読み出された命令（Ｍ）が選択され保持さ
れる。
Ｒ１」ち、本発明によれば、メモリの読み出し内容が常
にプログラムカウンタの指示よシ、ｌサイクル先行する
ことになり、それを一時保持するパイプラインレジスタ
は常にプログラムカウンタの指示に対応することになる
。
にプログラムカウンタの指示よシ、ｌサイクル先行する
ことになり、それを一時保持するパイプラインレジスタ
は常にプログラムカウンタの指示に対応することになる
。
以下添付の図面に示す実施例によシ、更に詳細に本発明
について説明する。
について説明する。
第２図は、同一プログラムを実行する場合の従６゛、１
来例による命令格納位置と本発明のパイプライン方式に
よる命令格納位置の相違を示す図であシ、第２図（ａ）
が従来例の命令格納位置を示し、第２図（ｂ）が本発明
のパイプライン方式の命令格納位置を示している。同図
において、ＮＯＰはノーオペレーションでアシ、プログ
ラムカウンタをインクリメントする。ＪＭＰはジャンプ
であり、オペランドに示されたアドレスに分岐する。Ｊ
Ｃはジャンプコンデイショナリーであシ、条件が成立し
た時に限シオペランドのアドレスに分岐する。ＳＢＲは
サブルーチンコントロールでｓｂ、ｓｃはサブルーチン
コントロールコンディショナｖ−でｈｈ、条件が成立し
た時に限シサブルーチンをコントロールする。ＲＥＴは
リターンである。
よる命令格納位置の相違を示す図であシ、第２図（ａ）
が従来例の命令格納位置を示し、第２図（ｂ）が本発明
のパイプライン方式の命令格納位置を示している。同図
において、ＮＯＰはノーオペレーションでアシ、プログ
ラムカウンタをインクリメントする。ＪＭＰはジャンプ
であり、オペランドに示されたアドレスに分岐する。Ｊ
Ｃはジャンプコンデイショナリーであシ、条件が成立し
た時に限シオペランドのアドレスに分岐する。ＳＢＲは
サブルーチンコントロールでｓｂ、ｓｃはサブルーチン
コントロールコンディショナｖ−でｈｈ、条件が成立し
た時に限シサブルーチンをコントロールする。ＲＥＴは
リターンである。
第２図（ａ）に示す従来の命令格納位置では、実行され
るべき命令を実行されるべきアドレスに格納している。
るべき命令を実行されるべきアドレスに格納している。
これに対して、第２図（ｂ）に示す本発明のテストパタ
ーン発生器の命令格納位置では、次に実行される可能性
のある命令を現在のアドレスに格納している。第２図（
ｂ）に示す命令格納位置は、簡単な手順に従って第２図
（１Ｋ）に示す命令格納位置から得られる。第２図（ｂ
）に示すメモＩＪ Ａには、第２ 図（ａ）における対
応するアドレスの次のアドレスに格納されている命令を
格納する。例えば、第２図（ｂ）のメモＩＪ Ａのアド
レス１に格納されている命令ＪＣ５は、第２図（、）の
アドレス２に格納されているものである。又、第２図（
ｂ）のメモリＡのアドレス２に格納されている命令ＮＯ
Ｐは、第２図（ａ）のアドレス３に格納されているもの
である。第２図（ｂ）のメモ１７ Ｂに何らかの命令が
格納される場合は、第２図（ａ）の対応するアドレスに
分岐命令又は条件分岐命令が格納されている場合である
。第２図（ｂ）のメモＩＪ Ｂに格納される命令は、第
２図（ａ）の対応するアドレスに格納されている分岐命
令の分岐先に格納されている命令である。例えば、第２
図（ｂ）のメモリＢのアドレス４に格納されている命令
ＳＢＲ１０は、第２図（ａ）のアドレス４に格納されて
いる命令ＪＣＢの分岐先であるアドレス８に格納されて
いる命令である。又、第２図（ｂ）のメモＩＪ Ｂのア
ドレス６に格納されている命令ＮＯＰは、第２図（、）
のアドレス６に格納されている命令ＳＣ１０の分岐先で
あるアドレス１０に格納されている命令である。
ーン発生器の命令格納位置では、次に実行される可能性
のある命令を現在のアドレスに格納している。第２図（
ｂ）に示す命令格納位置は、簡単な手順に従って第２図
（１Ｋ）に示す命令格納位置から得られる。第２図（ｂ
）に示すメモＩＪ Ａには、第２ 図（ａ）における対
応するアドレスの次のアドレスに格納されている命令を
格納する。例えば、第２図（ｂ）のメモＩＪ Ａのアド
レス１に格納されている命令ＪＣ５は、第２図（、）の
アドレス２に格納されているものである。又、第２図（
ｂ）のメモリＡのアドレス２に格納されている命令ＮＯ
Ｐは、第２図（ａ）のアドレス３に格納されているもの
である。第２図（ｂ）のメモ１７ Ｂに何らかの命令が
格納される場合は、第２図（ａ）の対応するアドレスに
分岐命令又は条件分岐命令が格納されている場合である
。第２図（ｂ）のメモＩＪ Ｂに格納される命令は、第
２図（ａ）の対応するアドレスに格納されている分岐命
令の分岐先に格納されている命令である。例えば、第２
図（ｂ）のメモリＢのアドレス４に格納されている命令
ＳＢＲ１０は、第２図（ａ）のアドレス４に格納されて
いる命令ＪＣＢの分岐先であるアドレス８に格納されて
いる命令である。又、第２図（ｂ）のメモＩＪ Ｂのア
ドレス６に格納されている命令ＮＯＰは、第２図（、）
のアドレス６に格納されている命令ＳＣ１０の分岐先で
あるアドレス１０に格納されている命令である。
第３図は本発明のマイクロプログラム制御機器のパイプ
ライン方式の第１の実施例を示すブロック図である。同
図において、プログラムカウンタ１はメモリＡ、Ｂのア
ドレスを指定する。メモリＡ、Ｂは第２図（ｂ）に示し
た位置に命令を格納する。
ライン方式の第１の実施例を示すブロック図である。同
図において、プログラムカウンタ１はメモリＡ、Ｂのア
ドレスを指定する。メモリＡ、Ｂは第２図（ｂ）に示し
た位置に命令を格納する。
選択器２は、メモＩＪ Ａ 、 Ｂからそれぞれ出力さ
れる次アドレスの命令Ｓ１と分岐先アドレスの命令Ｓ２
のうちいずれか一方を選択して出力する。パイプライン
レジスタ３は、選択器２によって選択された命令を一時
保持する。実行部４は、パイプラインレジスタ３に一時
保持さ牡た命令を解読し、プログラムカウンタ１や選択
器２等に動作を指示する。レジスタファイル５は、サブ
ルーチンコール時の戻りアドレスにおける命令を一時記
憶する為のメモリであり、発明の本質的なものではない
。
れる次アドレスの命令Ｓ１と分岐先アドレスの命令Ｓ２
のうちいずれか一方を選択して出力する。パイプライン
レジスタ３は、選択器２によって選択された命令を一時
保持する。実行部４は、パイプラインレジスタ３に一時
保持さ牡た命令を解読し、プログラムカウンタ１や選択
器２等に動作を指示する。レジスタファイル５は、サブ
ルーチンコール時の戻りアドレスにおける命令を一時記
憶する為のメモリであり、発明の本質的なものではない
。
次に、第３図に示す第１の実施例の動作を第４図に示す
シーケンスチャートラ用いて説明する。
シーケンスチャートラ用いて説明する。
第４図は、第２図（ｂ）に示したプログラム例を実行９
（１ した場合のシーケンスチャートである。先ず、初期状態
においてパイプラインレジスタ３に、開始するアドレス
に本来対応している命令（従来の方式において開始アド
レスに格納される命令）を入れておく。第４図において
は、アドレス１から開始するので、パイプラインレジス
タ３に命令ＮＯＰを格納しておく。次に、実行部４はこ
れを解読し、プログラムカウンタ１にプログラムカウン
タ制御信号Ｓ４を出力してカウントアツプを指示し、選
択器２に選択信号Ｓ３を出力してメモＩＪ Ａからの次
アドレスの命令８１（非分岐時命令）を選択することを
指示する。次のクロックで、プログラムカウンタ１はア
ドレス２を指示し、パイプラインレジスタ３にはアドレ
ス２に本来対応している命令（従来の方式において、ア
ドレス２に格納されるべき命令）ＪＣ５が一時保持され
る。実行部４は命令ＪＣ５と条件信号ｓｓＴｈｍｇし、
条件が成立している場合にはプログラムカウンタ１にプ
ログラムカウンタ制御信号Ｓ４を出力してノくラレルデ
下タロードを指示し、選択器２（は選択信号Ｓ３をｔｏ
Ｃ： 出力してメモリＢからの分岐先命令８２（分岐時命令）
を選択する様に指示する。次のクロックでプログラムカ
ウンタ１は、パイプラインレジスタ３から出力される分
岐先アドレスＳ６を受けてアドレス５を指示し、パイプ
ラインレジスタ３にはアドレス５の本来の命令であるＮ
ＯＰが保持される。
（１ した場合のシーケンスチャートである。先ず、初期状態
においてパイプラインレジスタ３に、開始するアドレス
に本来対応している命令（従来の方式において開始アド
レスに格納される命令）を入れておく。第４図において
は、アドレス１から開始するので、パイプラインレジス
タ３に命令ＮＯＰを格納しておく。次に、実行部４はこ
れを解読し、プログラムカウンタ１にプログラムカウン
タ制御信号Ｓ４を出力してカウントアツプを指示し、選
択器２に選択信号Ｓ３を出力してメモＩＪ Ａからの次
アドレスの命令８１（非分岐時命令）を選択することを
指示する。次のクロックで、プログラムカウンタ１はア
ドレス２を指示し、パイプラインレジスタ３にはアドレ
ス２に本来対応している命令（従来の方式において、ア
ドレス２に格納されるべき命令）ＪＣ５が一時保持され
る。実行部４は命令ＪＣ５と条件信号ｓｓＴｈｍｇし、
条件が成立している場合にはプログラムカウンタ１にプ
ログラムカウンタ制御信号Ｓ４を出力してノくラレルデ
下タロードを指示し、選択器２（は選択信号Ｓ３をｔｏ
Ｃ： 出力してメモリＢからの分岐先命令８２（分岐時命令）
を選択する様に指示する。次のクロックでプログラムカ
ウンタ１は、パイプラインレジスタ３から出力される分
岐先アドレスＳ６を受けてアドレス５を指示し、パイプ
ラインレジスタ３にはアドレス５の本来の命令であるＮ
ＯＰが保持される。
以下同様に動作して、プログラムカウンタ１の指示する
アドレス本来の命令がパイプラインレジスタ３に保持さ
れ、その入力には次に実行される可能性のあるすべての
命令が選択器２全通してセットアツプされている事にな
る。以上の説明から明らかな様に、本実施例によれば、
榮件分岐時であってもダミーサイクルを発生することな
く分岐が可能になる。
アドレス本来の命令がパイプラインレジスタ３に保持さ
れ、その入力には次に実行される可能性のあるすべての
命令が選択器２全通してセットアツプされている事にな
る。以上の説明から明らかな様に、本実施例によれば、
榮件分岐時であってもダミーサイクルを発生することな
く分岐が可能になる。
第５図は、第２図と同じく同一プログラムを実行する場
合の従来例による命令格納位置と本発明のパイプライン
方式による命令格納位置の相埠を示す図である。第５図
（ａ）は第２図（＆）と全く同一の従来例の命令格納位
置を示し、第５図（ｂ）は第６図に示す第２の実施例の
雫令格納位置を示している。
合の従来例による命令格納位置と本発明のパイプライン
方式による命令格納位置の相埠を示す図である。第５図
（ａ）は第２図（＆）と全く同一の従来例の命令格納位
置を示し、第５図（ｂ）は第６図に示す第２の実施例の
雫令格納位置を示している。
１１ Ｍ
第２図（ｂ）に示す命令格納位置を示す図と異っている
点は、メモリＡおよびメモＩＪ Ｂには分岐先を示すオ
ペランド部分を格納しない事である。その代わりにオペ
ランド専用のメモリＯＰＤを設け、ここに従来方式と同
じアドレスにオペランド（分岐先アドレス）を格納する
。
点は、メモリＡおよびメモＩＪ Ｂには分岐先を示すオ
ペランド部分を格納しない事である。その代わりにオペ
ランド専用のメモリＯＰＤを設け、ここに従来方式と同
じアドレスにオペランド（分岐先アドレス）を格納する
。
第６図は上記したメモ＋７ Ａ 、 Ｂ 、 ＯＰＤを
備えた本発明の第２の実施例を示す図である。同図にお
いて、メモＩＪ Ａ 、 Ｂ 、 ＯＰＤはそれぞれ第
５図（ｂ）に示す命令・オペランドを格納している。第
６図に示す第２の実施例の動作は、メモＩＪ ＯＰＤが
加わった事とメモリＡ、Ｈのビット幅が減少したことを
除けば、第３図に示す第１の実施例の動作と同一である
。
備えた本発明の第２の実施例を示す図である。同図にお
いて、メモＩＪ Ａ 、 Ｂ 、 ＯＰＤはそれぞれ第
５図（ｂ）に示す命令・オペランドを格納している。第
６図に示す第２の実施例の動作は、メモＩＪ ＯＰＤが
加わった事とメモリＡ、Ｈのビット幅が減少したことを
除けば、第３図に示す第１の実施例の動作と同一である
。
尚、以上の実施例では分岐先が２つの場合を例にして説
明したが、本発明はこれに限定されるものではなく、分
岐先がＮ個ある場合も適用できる。
明したが、本発明はこれに限定されるものではなく、分
岐先がＮ個ある場合も適用できる。
この場合には、メモリをＮ個並列に設ける事によシ実施
可能となる。又、命令の格納位置も１サイクル分の先読
み位置としたが、２サイクル以上分待１１昭５９−１２
８０２ （４） の先読み位置に格納した場合は、メモリのインターリー
ブが可能になる。
可能となる。又、命令の格納位置も１サイクル分の先読
み位置としたが、２サイクル以上分待１１昭５９−１２
８０２ （４） の先読み位置に格納した場合は、メモリのインターリー
ブが可能になる。
第７図は、本発明の第３の実施例を示すブロック図であ
シ、３ウエイインターリーブを行うものである。本実施
例ではプログラムカウンタＰ１とメモリＭ１、プログラ
ムカウンタＰ２とメモリＭ２、プログラムカウンタＰ３
とメモリＭ３の三つのユニット間でインターリーブを行
ない、見かけ上釜メモＩＪＭＩ、Ｍ２．Ｍ３が動作して
いる速度の３倍の速さで各メモリＭｌ 、Ｍ２ 、Ｍ３
から命令が読み出される。
シ、３ウエイインターリーブを行うものである。本実施
例ではプログラムカウンタＰ１とメモリＭ１、プログラ
ムカウンタＰ２とメモリＭ２、プログラムカウンタＰ３
とメモリＭ３の三つのユニット間でインターリーブを行
ない、見かけ上釜メモＩＪＭＩ、Ｍ２．Ｍ３が動作して
いる速度の３倍の速さで各メモリＭｌ 、Ｍ２ 、Ｍ３
から命令が読み出される。
第７図に示す実施例の動作について次に説明する。プロ
グラムカウンタＰＬ、Ｐ２．Ｐ３は実行部４から出力さ
れるプログラムカウンタ制御信号８４ａ 、 Ｓ４ｂ
、 Ｓ４ｃによって順番に更新される。そして、各メモ
リＭｌ、Ｍ２．Ｍ３のアドレスＮには、従来の方式にお
いてアドレスＮに格納される命令の３サイクル後に実行
される可能性のあるすべての命令が格納されている。選
択器２は上記各メモＩＪＭＩ、Ｍ２．Ｍ３の出力を順番
に選択し、１３ ’ｃ＋ 更に選択されたメモリＭｌ、Ｍ２．Ｍ３から出力されて
いる複数の命令のなかから次に実行するべき命令を実行
部４からの選択信号Ｓ３に従って一つ選択する。パイプ
ラインレジスタ３は、選択器２で選択された命令を一時
保持する。実行部４は、パイプラインレジスタ３に一時
保持された命令に従って選択器２へ選択信号Ｓ３を出力
するとともに、三つのプログラムカウンタＰＩ、Ｐ２．
Ｐ３のうち順次選択されるいずれか一つのプログラムカ
ウンタにプログラムカウンタ制御信号８４ ａ ｅ Ｓ
４ ｂ ｅＳ４ｅを出力する。
グラムカウンタＰＬ、Ｐ２．Ｐ３は実行部４から出力さ
れるプログラムカウンタ制御信号８４ａ 、 Ｓ４ｂ
、 Ｓ４ｃによって順番に更新される。そして、各メモ
リＭｌ、Ｍ２．Ｍ３のアドレスＮには、従来の方式にお
いてアドレスＮに格納される命令の３サイクル後に実行
される可能性のあるすべての命令が格納されている。選
択器２は上記各メモＩＪＭＩ、Ｍ２．Ｍ３の出力を順番
に選択し、１３ ’ｃ＋ 更に選択されたメモリＭｌ、Ｍ２．Ｍ３から出力されて
いる複数の命令のなかから次に実行するべき命令を実行
部４からの選択信号Ｓ３に従って一つ選択する。パイプ
ラインレジスタ３は、選択器２で選択された命令を一時
保持する。実行部４は、パイプラインレジスタ３に一時
保持された命令に従って選択器２へ選択信号Ｓ３を出力
するとともに、三つのプログラムカウンタＰＩ、Ｐ２．
Ｐ３のうち順次選択されるいずれか一つのプログラムカ
ウンタにプログラムカウンタ制御信号８４ ａ ｅ Ｓ
４ ｂ ｅＳ４ｅを出力する。
以上の動作説明から明らかな様に、例えばプログラムカ
ウンタＰ１の値が更新され、メモリＭ１に対して新しい
アドレスが指示されてから３サイクル後に１選択器２に
よりメモリＭ１から読み出された複数の命令の一つが選
択・出力される。ζこで、前記した様にメモリＭ１には
３サイクル後に実行される可能性のある全ての命令が記
憶されているから、ダミーサイクルを発生することなく
、次に実行される命令が読み出せることになる。
ウンタＰ１の値が更新され、メモリＭ１に対して新しい
アドレスが指示されてから３サイクル後に１選択器２に
よりメモリＭ１から読み出された複数の命令の一つが選
択・出力される。ζこで、前記した様にメモリＭ１には
３サイクル後に実行される可能性のある全ての命令が記
憶されているから、ダミーサイクルを発生することなく
、次に実行される命令が読み出せることになる。
４ Ｎ
上記した第３の実施例では３ウエイインターリーブの場
合を想定したが、本発明は言うまでもなくこれに限定さ
れるものではない。又、前記第１及び第２及び第３の実
施例では、選択手段２の後に一時保持用のパイプライン
レジスタ３を設けたが、本発明はこれに限定されるもの
ではなく、これらを入れ換えて一時保持手段の後に選択
手段を設けてもよい。
合を想定したが、本発明は言うまでもなくこれに限定さ
れるものではない。又、前記第１及び第２及び第３の実
施例では、選択手段２の後に一時保持用のパイプライン
レジスタ３を設けたが、本発明はこれに限定されるもの
ではなく、これらを入れ換えて一時保持手段の後に選択
手段を設けてもよい。
以上の説明から明らかな様に、本発明によれば、ダミー
サイクルを発生することのないパイプライン構成、イン
ターリーブ構成を採用することが可能となシ、その結果
マイクロプログラム制御機器の一層の高速化を図ること
が可能になる。
サイクルを発生することのないパイプライン構成、イン
ターリーブ構成を採用することが可能となシ、その結果
マイクロプログラム制御機器の一層の高速化を図ること
が可能になる。
本発明の採用が最も顕著な効果を発揮する例として、半
導体記憶素子や大規模集積論理回路等を試験するＩＣ試
験装置のパターン発生器の制御部への適用があげられる
。しかし、本発明はこれに限定されるものではなく、広
くマイクロプログラム制御機器に応用できることは言う
までもない。
導体記憶素子や大規模集積論理回路等を試験するＩＣ試
験装置のパターン発生器の制御部への適用があげられる
。しかし、本発明はこれに限定されるものではなく、広
くマイクロプログラム制御機器に応用できることは言う
までもない。
ｌ５．。
又、本発明における記憶手段への命令格納位置の編集は
リフトウェアによって行なっても良いし、専用のハード
ウェアによって行なっても良いし、両者の組み合せによ
って行なっても良い。
リフトウェアによって行なっても良いし、専用のハード
ウェアによって行なっても良いし、両者の組み合せによ
って行なっても良い。
第１図（ａ）は従来の命令格納位置を示す説明図、第１
図（ｂ）は本発明のマイクロプログラム制御機器のパイ
プライン方式による命令格納位置を示す説明図、第２図
（ａ）は従来の命令格納位置の具体例を示す図、第２図
（ｂ）は本発明のマイクロプログラム制御機器のパイプ
ライン方式による命令格納位置を示す第１の例を示す図
、第３図は本発明のマイクロプログラム制御機器のパイ
プライン方式の第１の実施例を示すブロック図、第４図
は第３図に・示す第１の実施例の動作を示すシーケンス
チャート、第５図（ａ）は従来の命令格納位置の具体例
を示す図、第５図（ｂ）は本発明のマイクロプログラム
制御機器のパイプライン方式による命令格納位置の他の
具体例を示す図、第６図は本発明のマイクロプログラム
制御機器のパイプライン方式の第２の実施例を示すブロ
ック図、第７図は本発明のマイクロプログラム制御機器
のパイプライン方式の第３の実施例を示すブロック図で
ある。 １、Ｐｌ、Ｐ２．Ｐ３・・・プログラムカウンタ、２・
・・選択器、３・・・パイプラインレジスタ、４・・・
実行部、５・・・レジスタファイル、Ａ、 Ｂ 、ＯＰ
Ｄ、Ｍｌ 、Ｍ２ 、Ｍ３・・・メモリ。 代理人 弁理士 秋 本 正 集 結１ 日 （ａ）（ｂ） 釦２目 （ａ） 市）節３０
図（ｂ）は本発明のマイクロプログラム制御機器のパイ
プライン方式による命令格納位置を示す説明図、第２図
（ａ）は従来の命令格納位置の具体例を示す図、第２図
（ｂ）は本発明のマイクロプログラム制御機器のパイプ
ライン方式による命令格納位置を示す第１の例を示す図
、第３図は本発明のマイクロプログラム制御機器のパイ
プライン方式の第１の実施例を示すブロック図、第４図
は第３図に・示す第１の実施例の動作を示すシーケンス
チャート、第５図（ａ）は従来の命令格納位置の具体例
を示す図、第５図（ｂ）は本発明のマイクロプログラム
制御機器のパイプライン方式による命令格納位置の他の
具体例を示す図、第６図は本発明のマイクロプログラム
制御機器のパイプライン方式の第２の実施例を示すブロ
ック図、第７図は本発明のマイクロプログラム制御機器
のパイプライン方式の第３の実施例を示すブロック図で
ある。 １、Ｐｌ、Ｐ２．Ｐ３・・・プログラムカウンタ、２・
・・選択器、３・・・パイプラインレジスタ、４・・・
実行部、５・・・レジスタファイル、Ａ、 Ｂ 、ＯＰ
Ｄ、Ｍｌ 、Ｍ２ 、Ｍ３・・・メモリ。 代理人 弁理士 秋 本 正 集 結１ 日 （ａ）（ｂ） 釦２目 （ａ） 市）節３０
Claims (1)
- 命令を格納する為の記憶手段と、該記憶手段にアドレス
信号を出力するアドレス指定手段と、該アドレス指定手
段によシ該記憶手段から読み出される検数の命令のうち
から１つの命令を選択する選択手段と、選択された命令
を一時保持する保持手段と、該一時保持された命令を解
読し、その命令内容に応じた指示を各部に与える実行部
とからなシ、上記記憶手段は、上記アドレス指定手段に
よシ第ｎアドレス（ｎ＝０，１，２・・・）が指定され
ている時、上記保持手段に保持されている命令実行後の
史にｍ（ｍは１以上の整数）サイクル後に実行される可
能性のあるすべての命令を編集し骸第ｎアドレスに予じ
め格納していることを特徴とするマイクロプログラム制
御機のパイプライン方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP331883A JPS59128642A (ja) | 1983-01-14 | 1983-01-14 | マイクロプログラム制御機器のパイプライン方式 |
| DE8484900531T DE3483875D1 (de) | 1983-01-14 | 1984-01-11 | Pipelinesystem fuer mikroprogrammsteuereinheit. |
| PCT/JP1984/000002 WO1984002785A1 (en) | 1983-01-14 | 1984-01-11 | Pipeline system for microprogram control unit |
| EP19840900531 EP0142562B1 (en) | 1983-01-14 | 1984-01-11 | Pipeline system for microprogram control unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP331883A JPS59128642A (ja) | 1983-01-14 | 1983-01-14 | マイクロプログラム制御機器のパイプライン方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59128642A true JPS59128642A (ja) | 1984-07-24 |
| JPH0559450B2 JPH0559450B2 (ja) | 1993-08-31 |
Family
ID=11554004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP331883A Granted JPS59128642A (ja) | 1983-01-14 | 1983-01-14 | マイクロプログラム制御機器のパイプライン方式 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0142562B1 (ja) |
| JP (1) | JPS59128642A (ja) |
| DE (1) | DE3483875D1 (ja) |
| WO (1) | WO1984002785A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63247833A (ja) * | 1987-04-02 | 1988-10-14 | Hitachi Ltd | 条件分岐命令制御方法 |
| JPH0421129A (ja) * | 1990-05-16 | 1992-01-24 | Nec Corp | 命令キャッシュ装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62501940A (ja) * | 1985-02-20 | 1987-07-30 | マジエラン コ−ポレイシヨン（オ−ストラリア）プロプライエタリ リミテイツド | マイクロプログラム・コントロ−ラの改良 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5244535A (en) * | 1975-10-06 | 1977-04-07 | Hitachi Ltd | Information processing equipment |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5231692B2 (ja) * | 1971-01-25 | 1977-08-16 | ||
| JPS529342B2 (ja) * | 1971-10-09 | 1977-03-15 | ||
| US3800293A (en) * | 1972-12-26 | 1974-03-26 | Ibm | Microprogram control subsystem |
| DE2445390C3 (de) * | 1974-09-23 | 1979-02-01 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Überlappt betriebener, taktgesteuerter Speicher |
| JPS5169965A (en) * | 1974-12-14 | 1976-06-17 | Fujitsu Ltd | Maikuro puroguramuseigihoshiki |
-
1983
- 1983-01-14 JP JP331883A patent/JPS59128642A/ja active Granted
-
1984
- 1984-01-11 WO PCT/JP1984/000002 patent/WO1984002785A1/ja active IP Right Grant
- 1984-01-11 DE DE8484900531T patent/DE3483875D1/de not_active Expired - Lifetime
- 1984-01-11 EP EP19840900531 patent/EP0142562B1/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5244535A (en) * | 1975-10-06 | 1977-04-07 | Hitachi Ltd | Information processing equipment |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63247833A (ja) * | 1987-04-02 | 1988-10-14 | Hitachi Ltd | 条件分岐命令制御方法 |
| JPH0421129A (ja) * | 1990-05-16 | 1992-01-24 | Nec Corp | 命令キャッシュ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO1984002785A1 (en) | 1984-07-19 |
| EP0142562A4 (en) | 1986-04-15 |
| EP0142562A1 (en) | 1985-05-29 |
| EP0142562B1 (en) | 1990-12-27 |
| DE3483875D1 (de) | 1991-02-07 |
| JPH0559450B2 (ja) | 1993-08-31 |
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