JPS593647A - デ−タ処理システム - Google Patents
デ−タ処理システムInfo
- Publication number
- JPS593647A JPS593647A JP57113311A JP11331182A JPS593647A JP S593647 A JPS593647 A JP S593647A JP 57113311 A JP57113311 A JP 57113311A JP 11331182 A JP11331182 A JP 11331182A JP S593647 A JPS593647 A JP S593647A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- test
- register
- data processing
- test instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
い） 発明の技術分野
本発明は、テスト命令を挿入できるデータ処理システム
、特に、例えばテスト・プログラムの各命令をパイプラ
インによって実行してゆく間に、テスト命令発生装置を
もうけて上記テスト°プロダラムによる命令群の途中に
個々に任意のテスト命令を間挿できるようにしたデータ
処理システムに関するものである。
、特に、例えばテスト・プログラムの各命令をパイプラ
インによって実行してゆく間に、テスト命令発生装置を
もうけて上記テスト°プロダラムによる命令群の途中に
個々に任意のテスト命令を間挿できるようにしたデータ
処理システムに関するものである。
（Ｂ） 技術の背景と問題点
従来から、テスト・プログラムを記憶装置上に格納して
おき、当該テスト・プログラムの各命令をパイプライン
によって実行することによって、データ処理装置が自己
の診断を実行することが行われている。
おき、当該テスト・プログラムの各命令をパイプライン
によって実行することによって、データ処理装置が自己
の診断を実行することが行われている。
このようなデータ処理装置における診断に当っては、例
えば次の如き変更を随時簡単に行うことがむづかしい。
えば次の如き変更を随時簡単に行うことがむづかしい。
即ち、テスト・プロクラム上の命令によって、例えばレ
ジスタ（機番「４」）の内容を零にすべく、 ＳＲ，４，４（レジスタ４の内容からレジスタ４の内容
を減電する） の如き処理が行われる際に、「一旦例えばレジスタ４の
内容とレジスタ８の内容とを加算しておき、その次にレ
ジスタ４の内容からレジスタ４の内容を減算する」如き
処理、 Ａ ４．８ ＳＲ４，４ の如き処理を実行せしめるようにすることが仲々むづか
しい。なお上記の如く命令Ｓ Ｒ，の直前に命令Ａを挿
入することは、命令Ａによって得られた結果をレジスタ
４にセットするルートラバイパスして同じレジスタ４を
用いる命令ＳＲを実行するルートについて゛試験を行う
ことを可能にするものと考えてよい。
ジスタ（機番「４」）の内容を零にすべく、 ＳＲ，４，４（レジスタ４の内容からレジスタ４の内容
を減電する） の如き処理が行われる際に、「一旦例えばレジスタ４の
内容とレジスタ８の内容とを加算しておき、その次にレ
ジスタ４の内容からレジスタ４の内容を減算する」如き
処理、 Ａ ４．８ ＳＲ４，４ の如き処理を実行せしめるようにすることが仲々むづか
しい。なお上記の如く命令Ｓ Ｒ，の直前に命令Ａを挿
入することは、命令Ａによって得られた結果をレジスタ
４にセットするルートラバイパスして同じレジスタ４を
用いる命令ＳＲを実行するルートについて゛試験を行う
ことを可能にするものと考えてよい。
（０） 発明の目的と構成
本発明は上記の点を解決することを目的としており、本
発明のテスト命令を挿入できるデータ処理システムは、
プログラム命令語を格納する記憶装置、該記憶装置から
読出される命令語を保持する命令バッファ・レジスタ群
、該命令バッファ・レジスタ群から逐次出力される命令
語がセットされる命令レジスタ、該命令レジスタにセン
トされた命令をパイプラインによって実行してゆく命令
処理パイプライン部をそなえてなり、パイプラインによ
って処理を行ってゆくデータ処理装置を有するデータ処
理システムにおいて、テスト命令を生成出力すると共に
当該テスト命令を上記命令レジスタにセットする機能を
有するテスト命令発生装置をもうけ、該テスト命令発生
装置は、上記データ処理装置に対して、上記テスト命令
を強制的にセットする選択制御信号と当該テスト命令の
実行に対応するテスト命令フラグ信号とを上記テスト命
令供給にあわせて出力し、上記データ処理装置における
上記テスト命令の実行時に上記命令バッファ・レジスタ
群からの命令語の実行によって生じる処理結果を実質的
に破壊しないように制御することを特徴としている。以
下図面を参照しつつ説明する。
発明のテスト命令を挿入できるデータ処理システムは、
プログラム命令語を格納する記憶装置、該記憶装置から
読出される命令語を保持する命令バッファ・レジスタ群
、該命令バッファ・レジスタ群から逐次出力される命令
語がセットされる命令レジスタ、該命令レジスタにセン
トされた命令をパイプラインによって実行してゆく命令
処理パイプライン部をそなえてなり、パイプラインによ
って処理を行ってゆくデータ処理装置を有するデータ処
理システムにおいて、テスト命令を生成出力すると共に
当該テスト命令を上記命令レジスタにセットする機能を
有するテスト命令発生装置をもうけ、該テスト命令発生
装置は、上記データ処理装置に対して、上記テスト命令
を強制的にセットする選択制御信号と当該テスト命令の
実行に対応するテスト命令フラグ信号とを上記テスト命
令供給にあわせて出力し、上記データ処理装置における
上記テスト命令の実行時に上記命令バッファ・レジスタ
群からの命令語の実行によって生じる処理結果を実質的
に破壊しないように制御することを特徴としている。以
下図面を参照しつつ説明する。
（Ｄ） 発明の実施例
第１図は本発明の一実施例構成を示し、第２図はその動
作を説明する説明図を示す。
作を説明する説明図を示す。
第１図において、１は記憶装置、２は命令バッファ・レ
ジスタ、３は命令処理パイプライン部、４は命令レジス
タ、５は選択部、６はテスト命令発生装置、７はテスト
命令語レジスタであって複数個のテスト命令語が用意さ
れているもの、８はランダム・カウンタであってレジス
タ７内のテスト命令語を選択的に抽出するもの、９は制
御論理部であってテスト命令発生装置６自体の内部制御
を行うと共にデータ処理装置に対して選択制御信号やテ
スト命令フラグ信号を供給するものを表わしている。
ジスタ、３は命令処理パイプライン部、４は命令レジス
タ、５は選択部、６はテスト命令発生装置、７はテスト
命令語レジスタであって複数個のテスト命令語が用意さ
れているもの、８はランダム・カウンタであってレジス
タ７内のテスト命令語を選択的に抽出するもの、９は制
御論理部であってテスト命令発生装置６自体の内部制御
を行うと共にデータ処理装置に対して選択制御信号やテ
スト命令フラグ信号を供給するものを表わしている。
テスト・プログラムは記憶装置１上に格納されていて、
命令バッファ・レジスタ２上に順次読出され、通常の場
合、選択部５を介して命令レジスタ４にセットされる。
命令バッファ・レジスタ２上に順次読出され、通常の場
合、選択部５を介して命令レジスタ４にセットされる。
そして、当該命令による処理が命令処理パイプライン部
３において実行されてゆく。即ち、図示の如く、 １）命令コード・デコード・サイクル Ｄｌｌｌ）オペ
ランド・アドレス計算用レジスターり一ドーサイクル
Ｒ１ １１１）オペランド・アドレス計算サイクル Ａ。
３において実行されてゆく。即ち、図示の如く、 １）命令コード・デコード・サイクル Ｄｌｌｌ）オペ
ランド・アドレス計算用レジスターり一ドーサイクル
Ｒ１ １１１）オペランド・アドレス計算サイクル Ａ。
ＩＶ） 記憶部アクセス・サイクル Ｂ、、Ｂ２、■
）演算処理サイクル Ｅ、 、Ｂ、、ｖｌ） 結果チ
ェック・サイクル Ｃ１Ｖｉｌ） オペランド結果書
込みサイクル Ｗが順次行われ、サイクルＡにおいて、
命令読出しやオペランド読出しが指示され、ザイクル均
においてオペランド・データが使用される。
）演算処理サイクル Ｅ、 、Ｂ、、ｖｌ） 結果チ
ェック・サイクル Ｃ１Ｖｉｌ） オペランド結果書
込みサイクル Ｗが順次行われ、サイクルＡにおいて、
命令読出しやオペランド読出しが指示され、ザイクル均
においてオペランド・データが使用される。
通常の場合、上述の如く処理を行っている間に、テスト
命令発生装置６から、任意所望の命令を、上記命令バッ
ファ・レジスタ２からの命令を待たせて割込ませること
が行われる。即ち、外部からの設定データによってテス
ト命令語レジスタ７から１つのテスト命令が選択的に抽
出される。そして外部からの制御パラメータにもとづい
て、制御論理部９において、テスト命令フラグ信号など
を生成した上で、選択制御信号を発して、上記レジスタ
７からのテスト命令を強匍ｊ的に命令レジスタ４にセッ
トせしめる。即ち当該テスト命令を実行せしめる。
命令発生装置６から、任意所望の命令を、上記命令バッ
ファ・レジスタ２からの命令を待たせて割込ませること
が行われる。即ち、外部からの設定データによってテス
ト命令語レジスタ７から１つのテスト命令が選択的に抽
出される。そして外部からの制御パラメータにもとづい
て、制御論理部９において、テスト命令フラグ信号など
を生成した上で、選択制御信号を発して、上記レジスタ
７からのテスト命令を強匍ｊ的に命令レジスタ４にセッ
トせしめる。即ち当該テスト命令を実行せしめる。
第２図は、その実行態様を示し、図中の■。、Ｌ 、工
２ 、工３、・・・・は夫々記憶装置１上に格納されて
いるテスト・プログラムを構成する命令、Ｔｏ、 Ｔ、
、・・・・ は夫々テスト命令発生装置６から供給さ
れるテスト命令、Ｄ、Ｒ・、Ａ、・・・・などは上述の
処理サイクルを表わしている。
２ 、工３、・・・・は夫々記憶装置１上に格納されて
いるテスト・プログラムを構成する命令、Ｔｏ、 Ｔ、
、・・・・ は夫々テスト命令発生装置６から供給さ
れるテスト命令、Ｄ、Ｒ・、Ａ、・・・・などは上述の
処理サイクルを表わしている。
図示の如く、命令■。、１１、Ｉ２、・・・・がパイプ
ラインによって実行されている間に、テスト命令発生装
置６からのテスト命令’ｌ：’０、ＴＩ 、’ｒ２・・
・・が強制的に間挿される。当該テスト命令は、上述の
Ａ ４、８ の如き命令であると考えてよく、当該命令が間挿されて
実行されることによって、本来のテスト・プログラム、
ｔ、 、 ｌ、 、ｉ２、ｉ３、Ｉ４．、、、 によ
る処理が非所望に妨害を受けることは好ましくない。
ラインによって実行されている間に、テスト命令発生装
置６からのテスト命令’ｌ：’０、ＴＩ 、’ｒ２・・
・・が強制的に間挿される。当該テスト命令は、上述の
Ａ ４、８ の如き命令であると考えてよく、当該命令が間挿されて
実行されることによって、本来のテスト・プログラム、
ｔ、 、 ｌ、 、ｉ２、ｉ３、Ｉ４．、、、 によ
る処理が非所望に妨害を受けることは好ましくない。
このため、テスト命令発生装置６は、上述のテスト命令
フラグを供給し、本来のテスト・プログラムによる処理
結果を実質的に破壊しないよう制御しかつ上記間挿され
たテスト命令による処理結果を記憶装置１などヘスドア
しないように制御される０ （Ｅ） 発明の詳細 な説明した如く、本発明によれば、随時にテスト命令を
間挿することが可能となる。そして、テスト・プログラ
ム実行中に所望の形でテスト・プログラムの流れにいわ
ば一種の１乱れ」を与え、データ処理装置をより深く検
証することが可能となる。
フラグを供給し、本来のテスト・プログラムによる処理
結果を実質的に破壊しないよう制御しかつ上記間挿され
たテスト命令による処理結果を記憶装置１などヘスドア
しないように制御される０ （Ｅ） 発明の詳細 な説明した如く、本発明によれば、随時にテスト命令を
間挿することが可能となる。そして、テスト・プログラ
ム実行中に所望の形でテスト・プログラムの流れにいわ
ば一種の１乱れ」を与え、データ処理装置をより深く検
証することが可能となる。
第１図は本発明の一実施例構成を示し、第２図はその動
作を説明する説明図を示す０ 図中、１は記憶装置、２は命令バッファ・レジスタ、３
は命令処理ノくイブライン部、４は命令レジスタ、５は
選択部、６はテスト命令発生装置、７はテスト命令語レ
ジスタ、８はランダム・カウンタ、９は制御論理部を表
わす０ 特許出願人 富士〕自株式会社
作を説明する説明図を示す０ 図中、１は記憶装置、２は命令バッファ・レジスタ、３
は命令処理ノくイブライン部、４は命令レジスタ、５は
選択部、６はテスト命令発生装置、７はテスト命令語レ
ジスタ、８はランダム・カウンタ、９は制御論理部を表
わす０ 特許出願人 富士〕自株式会社
Claims (1)
- プログラム命令語を格納する記憶装置、該記憶装置から
読出される命令語を保持する命令バッファ・レジスタ群
、該命令バッファ・レジスタ群から逐次出力される命令
語がセットされる命令レジスタ、該命令レジスタにセッ
トされた命令をパイプラインによって実行してゆく命令
処理パイプライン部をそなえてなり、パイプラインによ
って処理を行ってゆくデータ処理装置を有するデータ処
理システムにおいて、テスト命令を生成出力すると共に
当該テスト命令を上記命令レジスタにセットする機能を
有するテスト命令発生装置をもうけ、該テスト命令発生
装置は、上記データ処理装置に対して、上記テスト命令
を強制的にセットする選択制御信、号と当該テスト命令
の実行に対応するテスト命令フラグ信号とを上記テスト
命令供給にあわせて出力し、上記データ処理装置におけ
る上記テスト命令の実行時に上記命令バッファ・レジス
タ群からの命令語の実行によって生じる処理結果を実質
的に破壊しないように制御することを特徴とするデータ
処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113311A JPS593647A (ja) | 1982-06-30 | 1982-06-30 | デ−タ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113311A JPS593647A (ja) | 1982-06-30 | 1982-06-30 | デ−タ処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS593647A true JPS593647A (ja) | 1984-01-10 |
Family
ID=14609011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113311A Pending JPS593647A (ja) | 1982-06-30 | 1982-06-30 | デ−タ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593647A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1505491A3 (en) * | 2003-08-06 | 2005-03-02 | Agilent Technologies Inc | Sequencer unit with instruction buffering |
| JP2005085282A (ja) * | 2003-09-09 | 2005-03-31 | Samsung Electronics Co Ltd | ディスクインターフェース装置、それを備えたディスクインターフェースシステム及びその方法 |
-
1982
- 1982-06-30 JP JP57113311A patent/JPS593647A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1505491A3 (en) * | 2003-08-06 | 2005-03-02 | Agilent Technologies Inc | Sequencer unit with instruction buffering |
| JP2005085282A (ja) * | 2003-09-09 | 2005-03-31 | Samsung Electronics Co Ltd | ディスクインターフェース装置、それを備えたディスクインターフェースシステム及びその方法 |
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