JPS5947649A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS5947649A JPS5947649A JP15811482A JP15811482A JPS5947649A JP S5947649 A JPS5947649 A JP S5947649A JP 15811482 A JP15811482 A JP 15811482A JP 15811482 A JP15811482 A JP 15811482A JP S5947649 A JPS5947649 A JP S5947649A
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- JP
- Japan
- Prior art keywords
- microinstruction
- instruction
- address
- signal
- read
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/28—Enhancement of operational speed, e.g. by using several microcontrol devices operating in parallel
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明は１例えば互いに主従の関係にあるような２つの
処理ユニットから成るデータ処理装置に関する。
処理ユニットから成るデータ処理装置に関する。
従来技術
データ処理装置において、２進や１０進の４則演算命令
を特に専用に設けた高速演算ユニットで処理することに
より、これらの演算の高床化を計ったものが知られてい
る。
を特に専用に設けた高速演算ユニットで処理することに
より、これらの演算の高床化を計ったものが知られてい
る。
第１図は、前記の如きデータ処理装置のブロック図であ
る。図において、１は主記憶装置（ＭＡ４ ） ５から
命令を逐次読出し、それらを順番に男性していく主処理
ユニツ） （ＭＰＵ ）である。
る。図において、１は主記憶装置（ＭＡ４ ） ５から
命令を逐次読出し、それらを順番に男性していく主処理
ユニツ） （ＭＰＵ ）である。
なお、Ｍ Ｍ ３はＭＰＵ１の中に含まれていてもよい
。２はＭ Ｐ Ｕ Ｉ Ｋ読出された命令を監視し、そ
れが自分が処理すべき４則演算命令である時動作を行な
う従処理ユニット（ＳＰＵ）である。
。２はＭ Ｐ Ｕ Ｉ Ｋ読出された命令を監視し、そ
れが自分が処理すべき４則演算命令である時動作を行な
う従処理ユニット（ＳＰＵ）である。
Ｓ／’Ｕ ２は、４則演算については高速動作が可能な
ハードウェアを備え、高速演算ユニットと呼ばれろ。
ハードウェアを備え、高速演算ユニットと呼ばれろ。
１１ＰＵ１において、Ｍｕｓから読出された命令は命令
レジスタ（ＪＲ）１１に読出される。ＭＰＵ１は、マイ
クロプログラムでその動作が制御されるもので、マイク
ロ命令は制御メモリ（Ｃ５）１２から逐次読出される。
レジスタ（ＪＲ）１１に読出される。ＭＰＵ１は、マイ
クロプログラムでその動作が制御されるもので、マイク
ロ命令は制御メモリ（Ｃ５）１２から逐次読出される。
１４はＣ’Ｓ１２へのアクセスアドレスがセットされる
アトｌ／スレラスタ（Ｃ’ ＳＡ Ｒ）、１５はＣ５１
２から読出されたマイクロ命令がセットされろマイクロ
命令レジスタ（ＭＩＲ）、１６はＭｌ、Ｒ１５にセット
されたマイクロ命令を逐次デコードし、その結果を用い
て各部を制御するのに必要な制御信号を作成する制御部
（ＣＮＴ）である、、ＣＡ’ＴＩ６は、新たな命令がｌ
Ｒ１１に読出されると、その命令を処理するためのマイ
クロプログラムの先頭アドレスを、ｌＲ１１の中のオペ
レージ、ンコードにより作成し、以後はＭＩＲ１５にセ
ットされたマイクロ命令の一部を用いて次に実行すべき
マイクロ命令のアドレスを作成する。ＣＮＴ１６で作成
されたアドレスはＣ′５ＡＲ１４にセットされる。
アトｌ／スレラスタ（Ｃ’ ＳＡ Ｒ）、１５はＣ５１
２から読出されたマイクロ命令がセットされろマイクロ
命令レジスタ（ＭＩＲ）、１６はＭｌ、Ｒ１５にセット
されたマイクロ命令を逐次デコードし、その結果を用い
て各部を制御するのに必要な制御信号を作成する制御部
（ＣＮＴ）である、、ＣＡ’ＴＩ６は、新たな命令がｌ
Ｒ１１に読出されると、その命令を処理するためのマイ
クロプログラムの先頭アドレスを、ｌＲ１１の中のオペ
レージ、ンコードにより作成し、以後はＭＩＲ１５にセ
ットされたマイクロ命令の一部を用いて次に実行すべき
マイクロ命令のアドレスを作成する。ＣＮＴ１６で作成
されたアドレスはＣ′５ＡＲ１４にセットされる。
、５ Ｐ Ｕ ２において、ｌＲ２１，（、’Ｓ２２．
Ｃ５ＡＲ２４，ＭＩＲ２５，ＣＮＲ２６はそれぞれＭＰ
Ｕ １におけるｌＲ１１，Ｃ５１２，Ｃ″−’；ＡＲ１
ｄ０ＭＩＲ１５、ＣＮＴ１６と同様のものである。２７
は４則演算を高速に行なうことができる演算器（ＡＬＵ
）であり、２８と２９はＡＬＵ２７の入力レジスタ（Ｉ
ＮＲ）、５０は出力レジスタ（ＯＰＲ）である。
Ｃ５ＡＲ２４，ＭＩＲ２５，ＣＮＲ２６はそれぞれＭＰ
Ｕ １におけるｌＲ１１，Ｃ５１２，Ｃ″−’；ＡＲ１
ｄ０ＭＩＲ１５、ＣＮＴ１６と同様のものである。２７
は４則演算を高速に行なうことができる演算器（ＡＬＵ
）であり、２８と２９はＡＬＵ２７の入力レジスタ（Ｉ
ＮＲ）、５０は出力レジスタ（ＯＰＲ）である。
ＭＰＵ１は、ｌＲ１１に読出された命令が４則演算命令
以外の場合は、その全体の処理を行な５が、４則演算命
令の場合は、演算の前処理と後処理だけを行なう。前処
理とは、オペランドなＭ ｒＷ ５あるいは内部レジス
タ（図示せず）から取出Ｌ−Ｃ１）（ｔＬヲＳ Ｐ Ｕ
２内）ｌＮＲ２Ｔ３．２９にセットｆ金ことであり、
後処理とは、５ＰＵ２円の０ＰＲ５ｕにセットされた演
算結果を取出して、それをＭｄｉ ５あるいは内部レジ
スタに書込むことである。Ａｆ Ｐ Ｕ １は、演算の
前処理を終ると、ＣＮＴｉ６から５ＰＵ２に起動信号１
ノを出力し、その後、５ＰＵ２から終了信”号１８が与
えられるまで待ち状態となる。５ＰＵ２から終７ （８
’４ ’ ８が与えられると、後処理を開始し、それが
終ると、新たな命令をＡｉ Ａｉ ３からｌＲ１１にに
読出し、それを実行する。なお、この新たな命令は、前
の命令の実行が終了する前に予め読出されてい′Ｃもよ
く、このためにｌＷ Ａｌ ５とｌＲ１１の間に命令バ
ッファが設けられていてもよい。
以外の場合は、その全体の処理を行な５が、４則演算命
令の場合は、演算の前処理と後処理だけを行なう。前処
理とは、オペランドなＭ ｒＷ ５あるいは内部レジス
タ（図示せず）から取出Ｌ−Ｃ１）（ｔＬヲＳ Ｐ Ｕ
２内）ｌＮＲ２Ｔ３．２９にセットｆ金ことであり、
後処理とは、５ＰＵ２円の０ＰＲ５ｕにセットされた演
算結果を取出して、それをＭｄｉ ５あるいは内部レジ
スタに書込むことである。Ａｆ Ｐ Ｕ １は、演算の
前処理を終ると、ＣＮＴｉ６から５ＰＵ２に起動信号１
ノを出力し、その後、５ＰＵ２から終了信”号１８が与
えられるまで待ち状態となる。５ＰＵ２から終７ （８
’４ ’ ８が与えられると、後処理を開始し、それが
終ると、新たな命令をＡｉ Ａｉ ３からｌＲ１１にに
読出し、それを実行する。なお、この新たな命令は、前
の命令の実行が終了する前に予め読出されてい′Ｃもよ
く、このためにｌＷ Ａｌ ５とｌＲ１１の間に命令バ
ッファが設けられていてもよい。
ｂ）’（／２は、ＭＭ５からＭＰＵ １を介して１Ｒ２
１に命令か読出されると、その命令が４則演胸−命令で
あるか否かにかかわりず、そのマイクロプログラムルー
チンの先頭マイクロ命令をＣ゛５２２からＭＩＲ２５に
読出し、ＣＮＲ２６でデコードな行なう。５ＰＵ２は、
ｌＲ２１に命令が読出される毎に前記の動作を繰り返し
、ＭＰＵ １から起動信号１７が与えられたら４則演算
動作を開始する。ＡＬＵ２７により必要な演算が終了す
ると、（：ＮＲ２６からＭＰＵ ｉに終了信号１Ｂを出
力するＯ 第２図は、 ｆｌＰＩＪ １が５ＰＵ２に対し起動信号
１７を出力する時点を中心に見た場合の従来技術による
マイクロ命令処理のタイミングチャートである。ここで
、ＭＰＵ１でのマイクロ命令の処理方法は、前後するマ
イクロ命令を一部並行して処理する形式をとる。
１に命令か読出されると、その命令が４則演胸−命令で
あるか否かにかかわりず、そのマイクロプログラムルー
チンの先頭マイクロ命令をＣ゛５２２からＭＩＲ２５に
読出し、ＣＮＲ２６でデコードな行なう。５ＰＵ２は、
ｌＲ２１に命令が読出される毎に前記の動作を繰り返し
、ＭＰＵ １から起動信号１７が与えられたら４則演算
動作を開始する。ＡＬＵ２７により必要な演算が終了す
ると、（：ＮＲ２６からＭＰＵ ｉに終了信号１Ｂを出
力するＯ 第２図は、 ｆｌＰＩＪ １が５ＰＵ２に対し起動信号
１７を出力する時点を中心に見た場合の従来技術による
マイクロ命令処理のタイミングチャートである。ここで
、ＭＰＵ１でのマイクロ命令の処理方法は、前後するマ
イクロ命令を一部並行して処理する形式をとる。
またタイミングは１サイクルの中にＴｏｌＴ’＊Ｒ２，
Ｒ５の４相存在する。ＭＰＵ１では、マイクロ命令の読
出し体）を各サイクルのタイミングＴｏ。
Ｒ５の４相存在する。ＭＰＵ１では、マイクロ命令の読
出し体）を各サイクルのタイミングＴｏ。
マイクロ命令のデコードＶ）ｉを各サイクルのタイミン
グＴ３．マイクロ命令の実行（句を各サイクルのタイミ
ングＴ３で開始し、それぞれ／４＋ １゜１サイクル割
当てである。、Ｓ Ｐ Ｕ ２はｌＭＰＵ１よりも１／
４サイクル遅れたタイミングでＲＤ。
グＴ３．マイクロ命令の実行（句を各サイクルのタイミ
ングＴ３で開始し、それぞれ／４＋ １゜１サイクル割
当てである。、Ｓ Ｐ Ｕ ２はｌＭＰＵ１よりも１／
４サイクル遅れたタイミングでＲＤ。
Ｅを開始する点を除いてＭＰＵ ｔと同様とする。
ＭＰ（Ｊでは、第ｎサイクル目で読出されたマイクロ命
令／Ｉｎで前処理が終了し５次のマイクロ命令ｌｎ＋１
のケコードにより、第ｎ＋２サイクル目のタイミング
Ｔ２で起動信号１７が出力される。
令／Ｉｎで前処理が終了し５次のマイクロ命令ｌｎ＋１
のケコードにより、第ｎ＋２サイクル目のタイミング
Ｔ２で起動信号１７が出力される。
ＳＰＵでは、上記の如く、先頭マイクロ命令ＢＯの読出
しとデコードを繰り返しており１図示のように、第ｎ＋
１サイクルでＨＩＲ２５に読出した先頭マイクロ命令Ｂ
Ｏのデコード期間中に起動信号１７が与えられると、ｔ
’ＮＴ２６はこの時点から２番目のマイクロ命令Ｂ１の
アドレスの決定動作を行なう。この場合、ＣＮＴ２６は
、ｌＮＲ２５゜２９にセットされたオペランドの長さ、
正負、オール／１等を調べてアドレスを決定する。しか
し、この決定は、第ｎ＋２サイクル目の読出しがすでに
始まっているので、そのサイクルで読出すべきアドレス
には生かされず、次の第ｎ＋１サイクル目の読出しアド
レスに生かされる。よって第ｎ＋２サイクル目では依然
として先頭マイクロ命令Ｂａが読出される。このような
結果、マイクロ命令の実行■は、第ｎ ＋２サイクル目
で読出した先頭マイクロ命令Ｂｎから始められることに
なる。
しとデコードを繰り返しており１図示のように、第ｎ＋
１サイクルでＨＩＲ２５に読出した先頭マイクロ命令Ｂ
Ｏのデコード期間中に起動信号１７が与えられると、ｔ
’ＮＴ２６はこの時点から２番目のマイクロ命令Ｂ１の
アドレスの決定動作を行なう。この場合、ＣＮＴ２６は
、ｌＮＲ２５゜２９にセットされたオペランドの長さ、
正負、オール／１等を調べてアドレスを決定する。しか
し、この決定は、第ｎ＋２サイクル目の読出しがすでに
始まっているので、そのサイクルで読出すべきアドレス
には生かされず、次の第ｎ＋１サイクル目の読出しアド
レスに生かされる。よって第ｎ＋２サイクル目では依然
として先頭マイクロ命令Ｂａが読出される。このような
結果、マイクロ命令の実行■は、第ｎ ＋２サイクル目
で読出した先頭マイクロ命令Ｂｎから始められることに
なる。
このような従来のデータ処理装置では、ＳＰＵは、ＭＰ
Ｕから起動信号１７が出力されてから２．５サイクル後
でないと、マイクロ命令の実行が開始できない。従って
、ＳＰＵの処理が遅れ、結局、データ処理装置全体の処
理速度が遅くなる欠点を有している。
Ｕから起動信号１７が出力されてから２．５サイクル後
でないと、マイクロ命令の実行が開始できない。従って
、ＳＰＵの処理が遅れ、結局、データ処理装置全体の処
理速度が遅くなる欠点を有している。
発明の目的
本発明は、以上の如き従来技術を解決するもので、主処
理ユニットから起動信号を受けた従処理ユニットが早く
マイクロ命令の実行を行なうことができるよう圧したデ
ータ処理装置を提供するものである。
理ユニットから起動信号を受けた従処理ユニットが早く
マイクロ命令の実行を行なうことができるよう圧したデ
ータ処理装置を提供するものである。
本発明は、第１の処理ユニットと、当該第１の処理ユニ
丁Ｉトからの起動指示を受けてマイクロプログラムの実
行が開始される第２の処理ユニットから成るデータ処理
装置において、前記第２の処理ユニットは、与えられた
アドレスの上位ビットに基づいて複数のマイクロ命令を
読出すことができるマイクロプログラム格納用メモリと
、当該メモリから読出した複数のマイクロ命令のうちの
１つを選択的に出力する選択手段と、前記起動指示が与
えられる前に先頭マイクロ命令を指定するアドレスの上
位ビットに基づいて前記メモリを読出す手段と、前記起
動指示が与えられる前に前記アドレスの下位ビットを前
記選択手段に与えて当該選択手段に前記先頭マイクロ命
令を出力させる第１の制御手段と。
丁Ｉトからの起動指示を受けてマイクロプログラムの実
行が開始される第２の処理ユニットから成るデータ処理
装置において、前記第２の処理ユニットは、与えられた
アドレスの上位ビットに基づいて複数のマイクロ命令を
読出すことができるマイクロプログラム格納用メモリと
、当該メモリから読出した複数のマイクロ命令のうちの
１つを選択的に出力する選択手段と、前記起動指示が与
えられる前に先頭マイクロ命令を指定するアドレスの上
位ビットに基づいて前記メモリを読出す手段と、前記起
動指示が与えられる前に前記アドレスの下位ビットを前
記選択手段に与えて当該選択手段に前記先頭マイクロ命
令を出力させる第１の制御手段と。
前記起動指示が与えられた後に前記選択手段に前記先頭
マイクロ命令に続く少なくとも第２番目のマイクロ命令
を出力させる第２の制御手段とを有することを特徴とす
る。
マイクロ命令に続く少なくとも第２番目のマイクロ命令
を出力させる第２の制御手段とを有することを特徴とす
る。
発明の実施例
第５図は１本発明に基づいたＳＰＵの要部ブロック図で
、Ｃ５の周辺を示したものである。
、Ｃ５の周辺を示したものである。
図において、５１はＭｕからＭＰＵを介して与えられた
命令がセットされるＪＲ，５２はＣ５である。Ｃ５５２
は、アドレスが連続している４ワード（例えばα、ｂｇ
ｃ＊ｄ）を一度に読出すことができるメモリから成る。
命令がセットされるＪＲ，５２はＣ５である。Ｃ５５２
は、アドレスが連続している４ワード（例えばα、ｂｇ
ｃ＊ｄ）を一度に読出すことができるメモリから成る。
５４は、Ｃ５１２へのアクセスアドレスがセットされる
アドレスレジスタであり、このアドレスはＣ５５２の１
ワードを指定するに必要なビット数を有する。Ｃ５５２
は、Ｃ５ＡＲ５４の中の下位２ビツトを除いた部分をア
クセスアドレスとして取込み、４ワードをセレクタ（Ｓ
ＥＬ）６０に出力する。なおＣ５５２は、Ｃ５ＡＲ５４
の全ビットを取込み、内部で下位２ビツトを無視するも
のであってもよい。
アドレスレジスタであり、このアドレスはＣ５５２の１
ワードを指定するに必要なビット数を有する。Ｃ５５２
は、Ｃ５ＡＲ５４の中の下位２ビツトを除いた部分をア
クセスアドレスとして取込み、４ワードをセレクタ（Ｓ
ＥＬ）６０に出力する。なおＣ５５２は、Ｃ５ＡＲ５４
の全ビットを取込み、内部で下位２ビツトを無視するも
のであってもよい。
５ＥＬ６ｏは１ワードを選択しそれをＭＩＲ５５に出力
する。ＭＩＲ５５にセットされたワードはすなわち１マ
イクロ命令である。
する。ＭＩＲ５５にセットされたワードはすなわち１マ
イクロ命令である。
（、’ＮＴ６４は、ｌＲ５１に新たな命令がセットされ
る毎に、オペレージ厘ンコードからマイクロプログラム
ルーチンの先頭アドレスを作成し、以後はＭＩＲ５５に
セットされたマイクロ命令の５Ｑを用いて次に実行すべ
きマイクロ命令のアドレスを作成する。ＣＮ ７６ａで
作成されたアドレスはＣ，５ＡＲ５４にセットされる。
る毎に、オペレージ厘ンコードからマイクロプログラム
ルーチンの先頭アドレスを作成し、以後はＭＩＲ５５に
セットされたマイクロ命令の５Ｑを用いて次に実行すべ
きマイクロ命令のアドレスを作成する。ＣＮ ７６ａで
作成されたアドレスはＣ，５ＡＲ５４にセットされる。
またＣＮＴ６４け、ＭＰＵ１から起動信号１７が与えら
れる前は、各サイクルに対応して信号Ｓ１を出力し、ま
た起動信号１７が力えられた時は、信号Ｓ１に代って信
号、５２を出力する。信号Ｓ１は、Ｃ５ＡＲ５４の下位
２ビツトをアンドゲート６２を介して５ＥＬ６０に与え
るためのゲート制御信号である。また信号Ｓ２は、Ｃ５
５２から読出された４ワードのうちの１ワードを５ＥＬ
６Ｑに選択させるためのワード選択信号である。Ｃ’Ｎ
Ｔ６４は、ＪＮＲ２８゜２９（第１図参照）にセットさ
れたオペランドの長さ、正負、オールＱ／１等及びＭＩ
Ｒ５５にセットされたマイクロ命令のＳＱ、ＴＳとに基
づいてワード選択信号を作成する。ＳＱは次のマイクロ
命令のアドレスを指定する次アドレス指定フィールドで
あり、ＴＳは次のアドレスを決定する場合に例えばオペ
ランドに関する前記情報を調べるかどうかを指定するテ
スト指定フィールドである。
れる前は、各サイクルに対応して信号Ｓ１を出力し、ま
た起動信号１７が力えられた時は、信号Ｓ１に代って信
号、５２を出力する。信号Ｓ１は、Ｃ５ＡＲ５４の下位
２ビツトをアンドゲート６２を介して５ＥＬ６０に与え
るためのゲート制御信号である。また信号Ｓ２は、Ｃ５
５２から読出された４ワードのうちの１ワードを５ＥＬ
６Ｑに選択させるためのワード選択信号である。Ｃ’Ｎ
Ｔ６４は、ＪＮＲ２８゜２９（第１図参照）にセットさ
れたオペランドの長さ、正負、オールＱ／１等及びＭＩ
Ｒ５５にセットされたマイクロ命令のＳＱ、ＴＳとに基
づいてワード選択信号を作成する。ＳＱは次のマイクロ
命令のアドレスを指定する次アドレス指定フィールドで
あり、ＴＳは次のアドレスを決定する場合に例えばオペ
ランドに関する前記情報を調べるかどうかを指定するテ
スト指定フィールドである。
以上の構成において、４則演算命令の先頭マイクロ命令
と２番目のマイクロ命令とを、Ｃ５５２の同時読出し可
能な４ワードに格納しておく。
と２番目のマイクロ命令とを、Ｃ５５２の同時読出し可
能な４ワードに格納しておく。
例えば、第６図において、ａ、Ａ、ｃ、ｄなる４ワード
がＣ５５２から同時に読出し可能で、２番目のマイクロ
命令は３つのうちの１つから選ばれるものとすると、α
に先頭マイクロ命令Ｂｏ。
がＣ５５２から同時に読出し可能で、２番目のマイクロ
命令は３つのうちの１つから選ばれるものとすると、α
に先頭マイクロ命令Ｂｏ。
” ｓ ’ ｇ ｄ Ｋ２番目のマイクロ命令Ｂ１．
Ｂ１’、 Ｉｈを格納しておく。
Ｂ１’、 Ｉｈを格納しておく。
第４図は、本発明に基づくデータ処理装置のタイミング
チャートである。タイミングに関する条件は第２図の場
合と同じである。Ｃ’ＮＴ６ａは、ＭＰＵから起動信号
１７がこｔｃい開信号Ｓ１を周期的に出力しｌＭＰＵで
は、従来と同様、先頭マイクロ命令ＢＯの読出しとデコ
ードが繰り返される。図示のように、第ｎ ＋１サイク
ル目でＭＩＲ５５に読出した先頭マイクロ命令ＢＯのデ
コード期間中に起動信号１７が与えられると、Ｃ′Ｎ７
’（Ｓ４は第ｎ＋２サイクル目でＭＩＲ５５に読出した
先頭マイクロ命令ＢｏのＳＱ、ＴＳ及びＪＮＲ２８、２
９にセットされたオペランドに関する情報とに基づいて
信号Ｓ２を作成し、それを５ＥＬ６Ｑに与える。これに
より第ｎ＋５サイクル目では２番目のマイクロ命令（こ
こではＢ１とする）がＭＩＲ５５に読出される。ｃＮＴ
６４は、続いて第３番目のマイクロ命令Ｂ２のアドレス
を２番目のマイクロ命令Ｂ１のＳＱによって作成し、そ
れをＣ５ＡＲ５４にセットする。そしてその後信号ｓ１
を周期的圧出力するようにする。これにより３番目のマ
イクロ命令Ｂ２が先頭マイクロ命令Ｂａと同様にして読
出され第ｎ ＋ ４サイクル目でＭＩＲ５５にセットさ
れる、以下新たなサイクルが来るたび毎に、新たなマイ
クロ命令がＣ５５２から読出されＭＩＲ５５にセットさ
れる。
チャートである。タイミングに関する条件は第２図の場
合と同じである。Ｃ’ＮＴ６ａは、ＭＰＵから起動信号
１７がこｔｃい開信号Ｓ１を周期的に出力しｌＭＰＵで
は、従来と同様、先頭マイクロ命令ＢＯの読出しとデコ
ードが繰り返される。図示のように、第ｎ ＋１サイク
ル目でＭＩＲ５５に読出した先頭マイクロ命令ＢＯのデ
コード期間中に起動信号１７が与えられると、Ｃ′Ｎ７
’（Ｓ４は第ｎ＋２サイクル目でＭＩＲ５５に読出した
先頭マイクロ命令ＢｏのＳＱ、ＴＳ及びＪＮＲ２８、２
９にセットされたオペランドに関する情報とに基づいて
信号Ｓ２を作成し、それを５ＥＬ６Ｑに与える。これに
より第ｎ＋５サイクル目では２番目のマイクロ命令（こ
こではＢ１とする）がＭＩＲ５５に読出される。ｃＮＴ
６４は、続いて第３番目のマイクロ命令Ｂ２のアドレス
を２番目のマイクロ命令Ｂ１のＳＱによって作成し、そ
れをＣ５ＡＲ５４にセットする。そしてその後信号ｓ１
を周期的圧出力するようにする。これにより３番目のマ
イクロ命令Ｂ２が先頭マイクロ命令Ｂａと同様にして読
出され第ｎ ＋ ４サイクル目でＭＩＲ５５にセットさ
れる、以下新たなサイクルが来るたび毎に、新たなマイ
クロ命令がＣ５５２から読出されＭＩＲ５５にセットさ
れる。
以上１本発明の一実施例について説明したが、本発明は
、この実施例に限るものではなく１種種の変形が可能で
ある。
、この実施例に限るものではなく１種種の変形が可能で
ある。
例えば第４図に示したタイミングは一例である。すなわ
ち１Ｍ１）Ｕ、ＳＰＵでの、イク。命令の処理に関して
言えば、／＜ 、 Ｄ 、 Ｅをそれぞれ５／４ ｐ
１ ＋ １サイクル割当てているが、これは−例であっ
て、他の割当てでもよい。またＡｉＰＵとＳＰＵは１／
４サイクルずれたタイミングで動作するようになってい
るが、これも−例である。また起動信号１７は、タイミ
ングＴ２で出るようになっているが、これも−例である
。
ち１Ｍ１）Ｕ、ＳＰＵでの、イク。命令の処理に関して
言えば、／＜ 、 Ｄ 、 Ｅをそれぞれ５／４ ｐ
１ ＋ １サイクル割当てているが、これは−例であっ
て、他の割当てでもよい。またＡｉＰＵとＳＰＵは１／
４サイクルずれたタイミングで動作するようになってい
るが、これも−例である。また起動信号１７は、タイミ
ングＴ２で出るようになっているが、これも−例である
。
またＭＰＵは、ＳＰＵと同様マイクロプログラム制御と
したが、他の制御方式でもよい。
したが、他の制御方式でもよい。
また第４図において、２番目のマイクロ命令Ｂ１は、第
ｎ＋２サイクル目にＣＳ５２にアクセスしたものから得
ているが、これはすでに第ｎ＋１サイクル目にもアクセ
スしていることから、第ｎ＋２サイクル目の最初で先頭
のマイクロ命令ＢＯをＭＩＲ５５にセットするのに合わ
せて別なレジスタに４ワ一ド全体をセントしておき、第
ｎ＋５サイクル目でこのレジスタから２番目のマイクロ
命令Ｂ１を取出すようにしてもよい。
ｎ＋２サイクル目にＣＳ５２にアクセスしたものから得
ているが、これはすでに第ｎ＋１サイクル目にもアクセ
スしていることから、第ｎ＋２サイクル目の最初で先頭
のマイクロ命令ＢＯをＭＩＲ５５にセットするのに合わ
せて別なレジスタに４ワ一ド全体をセントしておき、第
ｎ＋５サイクル目でこのレジスタから２番目のマイクロ
命令Ｂ１を取出すようにしてもよい。
またＣ５５２は、各サイクルのタイミングＴ１でアクセ
スを開始し、／４ザイクルの期間それを続ける形式とな
っているが、新たなアドレスを与えられない限り今のア
ドレスをアクセスシ続ける形式としてもよい。この場合
、第ｎ＋２サイクルロのアクセスまでは、同一アドレス
をアクセスし続けていることになり、５ＥＬ６０は、特
に第ｎ ＋２サイクル目の最初に先頭マイクロ命令／Ｊ
ｌ］が、第ｎ＋２サイクルロの最初に２番目のマイクロ
命令Ｂ１がそれぞれＭＩＲ５５にセットされろようにＣ
５５２の出力を選択すればよい。
スを開始し、／４ザイクルの期間それを続ける形式とな
っているが、新たなアドレスを与えられない限り今のア
ドレスをアクセスシ続ける形式としてもよい。この場合
、第ｎ＋２サイクルロのアクセスまでは、同一アドレス
をアクセスし続けていることになり、５ＥＬ６０は、特
に第ｎ ＋２サイクル目の最初に先頭マイクロ命令／Ｊ
ｌ］が、第ｎ＋２サイクルロの最初に２番目のマイクロ
命令Ｂ１がそれぞれＭＩＲ５５にセットされろようにＣ
５５２の出力を選択すればよい。
また、Ｃ５５２から同時に読出されるワード数を４個と
したが、これよりも多くし、５番目以降のマイクロ命令
も２番目のマイクロ命令と同様に読出すようにしてもよ
い。
したが、これよりも多くし、５番目以降のマイクロ命令
も２番目のマイクロ命令と同様に読出すようにしてもよ
い。
また、ＳＰＵは４則演算命令を実行することとしたが、
４則演算全てではな（、その一部の命令だけ実行するよ
うにしてもよい。
４則演算全てではな（、その一部の命令だけ実行するよ
うにしてもよい。
発明の効果
以上の本発明によれば、例えば第４図から判るように、
ＭＰＵから起動信号１７を受けたＳＰＵは、０５サイク
ル後にマイクロ命令の実行に入ることかでき、第２図の
従来の場合と比べて。
ＭＰＵから起動信号１７を受けたＳＰＵは、０５サイク
ル後にマイクロ命令の実行に入ることかでき、第２図の
従来の場合と比べて。
２サイクル早（なっていることが判る。従ってＳＰＵで
の４則演算命令処理がその分だけ早く終ることになり、
結局、全体の性能が向上することになる訳である。
の４則演算命令処理がその分だけ早く終ることになり、
結局、全体の性能が向上することになる訳である。
第１図は、主処理ユニットと従処理ユニットを備えるデ
ータ処理装置のブロック図、第２図は、従来のデータ処
理装置におけるマイクロ命令処理タイミングチャート、
第３図は、本発明に基づく従処理ユニットの要部ブロッ
ク図、第４図は、本発明に基づくデータ処理装置のタイ
ミングチャートである。 図にお（八て １・・・主処理ユニット（ＭＰＵ） ２・・・従処理ユニット（ＳＰＵ） ３・・・主記憶装置（Ｍｕ） １１．２１，５１・・・命令レジスタ（１／？ ）１２
ｓ ２２ ＊ ５２・・・制御メモリ（Ｃ５）１４１２
４ 、５４・・・アドレスレジスタ（Ｃ’ Ｓ Ａ ／
？ ）１５、２５ 、５５・・・マイクロ命令レジスタ
（ＭＩＲ）１６．２６，６４・・・制御部（ＣＲＴ ）
２７・・・演算器（ＡＬＵ） ２８．２９・・・入力レジスタ（ＪＮＲ）ろ０・・・出
力レジスタ（ＯＰＲ） ６０・・・セレクタ（ＳＥＬ） 代理人弁理士 薄 １）利 幸
ータ処理装置のブロック図、第２図は、従来のデータ処
理装置におけるマイクロ命令処理タイミングチャート、
第３図は、本発明に基づく従処理ユニットの要部ブロッ
ク図、第４図は、本発明に基づくデータ処理装置のタイ
ミングチャートである。 図にお（八て １・・・主処理ユニット（ＭＰＵ） ２・・・従処理ユニット（ＳＰＵ） ３・・・主記憶装置（Ｍｕ） １１．２１，５１・・・命令レジスタ（１／？ ）１２
ｓ ２２ ＊ ５２・・・制御メモリ（Ｃ５）１４１２
４ 、５４・・・アドレスレジスタ（Ｃ’ Ｓ Ａ ／
？ ）１５、２５ 、５５・・・マイクロ命令レジスタ
（ＭＩＲ）１６．２６，６４・・・制御部（ＣＲＴ ）
２７・・・演算器（ＡＬＵ） ２８．２９・・・入力レジスタ（ＪＮＲ）ろ０・・・出
力レジスタ（ＯＰＲ） ６０・・・セレクタ（ＳＥＬ） 代理人弁理士 薄 １）利 幸
Claims (1)
- 【特許請求の範囲】 １、 第１の処理ユニットと、当該筒１の処理ユニット
からの起動指示を受けてマイクロプログラムの実行が開
始される第２の処理ユニットから成るデータ処理装置に
おいて、前記舘２の処理ユニットは、与えられたアドレ
スの上位ビットに基づいて複数のマイクロ命令を読出す
ことができるマイクロプログラム格納用メモリと。 当該メモリから読出した複数のマイクロ命令のうちの１
つを選択的に出力する選、択手段と、前記起動指示が与
えられる前に先頭マイクロ命令を指定するアドレスの上
位ビットに基づいて前記メモリを読出す手段〜、前記起
動指示から与えられる前に前記アドレスの下位ビットを
前記選択手段に与えて当該選択手段に前記先頭マイクロ
命令を出力させる第１の制御手段と、前記起動指示が与
えられた後に前記選択手段に前記先頭マイクロ命令に続
く少なくとも第２番目のマイクロ命令を出力させる第２
の制御手段とを有することを特徴とするデータ処理装置
。 ２、特許請求の範囲第１項記載のデータ処理装置におい
て、前記第２の制御手段は５前記選択手段から出力され
た前記先頭マイクロ命令力・ら得られる情報に基づいて
前記選択手段を制御することを特徴とするデータ処理装
置５．３、 特許請求の範囲第１あるいは第２項記載の
データ処理装置において、前記第１の処理ユニットは、
特定の命令を処理する時に前記起動指示を出すことを特
徴とするデータ処理装置、。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15811482A JPS5947649A (ja) | 1982-09-13 | 1982-09-13 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15811482A JPS5947649A (ja) | 1982-09-13 | 1982-09-13 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5947649A true JPS5947649A (ja) | 1984-03-17 |
Family
ID=15664606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15811482A Pending JPS5947649A (ja) | 1982-09-13 | 1982-09-13 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5947649A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01502622A (ja) * | 1987-02-24 | 1989-09-07 | ディジタル イクイプメント コーポレーション | デジタルデータ処理装置内で使用されるプロセッサ及びデータ処理方法 |
-
1982
- 1982-09-13 JP JP15811482A patent/JPS5947649A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01502622A (ja) * | 1987-02-24 | 1989-09-07 | ディジタル イクイプメント コーポレーション | デジタルデータ処理装置内で使用されるプロセッサ及びデータ処理方法 |
| JPH061440B2 (ja) * | 1987-02-24 | 1994-01-05 | ディジタル イクイプメント コーポレーション | デジタルデータ処理装置内で使用されるプロセッサ及びデータ処理方法 |
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