JPH061440B2 - デジタルデータ処理装置内で使用されるプロセッサ及びデータ処理方法 - Google Patents

Description

【発明の詳細な説明】 発明の背景 １．産業上の利用分野 本発明は一般にデジタルデータ処理システムの分離に関
するものである。

２．従来の技術 標準的なデジタルデータ処理システムには３つの基本的
要素すなわち、プロセッサ要素、記憶要素、ならびに入
出力要素が含まれている。記憶要素はアドレッシング可
能な記憶場所に情報を記憶する。この情報にはデータと
それを処理するための命令の両方が含まれている。プロ
セッサ要素には、単数又は複数のデジタルデータ処理装
置すなわち「プロセッサ」が含まれており、この各々が
情報を記憶要素から自らのところまで転送させたり又は
取出させたりし、入情報を命令又はデータのいずれかと
して解釈し、そのデータを命令に応じて処理する。その
結果は次に、記憶要素内のアドレッシングされた場所に
記憶される。

入出力要素は又、システム内に情報を転送しそこから処
理済データを得るために記憶要素と交信もする。入出力
要素を含むユニットは通常プロセッサ要素がそれに供給
する制御情報に従って動作する。制御情報は、入出力装
置が実行すべきオペレーションの定義づけをする。入出
力装置が実行すべきオペレーションの１つのクラスは少
なくともユーザー情報すなわちユーザープログラムによ
り用いられる情報を入出力装置と記憶要素の間で転送す
ることである。入出力要素を含む標準的ユニットは、例
えばプリンタ、テレタイプライター、ビデオ表示端末装
置を含み、さらにはディスク又はテープ記憶装置も含ま
れていてもよい。

入出力装置として機能する以外に、ディスク記憶装置お
よび時としてテープ記憶装置は記憶要素の１部としても
機能することができる。特に、記憶要素は標準的に、比
較的迅速にプロセッサにその内容をアクセスできるが一
般にコストの高い記憶装置である１つの主記憶機構を含
んでいる。最近の主記憶機構は標準的にＭＯＳ又はバイ
ポーラ半導体技術を用いて作られており、１メガバイト
の数分の１から数十メガバイトの記憶を提供することが
できる。

プロセッサには、システム内のその他のユニットとの通
信を可能にするインターフェイス回路、処理が実際行な
われているデータ経路回路そして処理に呼応してデータ
経路回路およびインターフェイス回路を制御する制御回
路を含む数多くの回路が含まれている。又プロセッサ
は、それが仮想アドレッシングを支援している場合には
記憶域管理オペレーションを実行するための複数の回路
そして１つのキャッシュ記憶機構を含んでいてもよい。
データ経路回路は標準的に、全てデータを記憶すること
のできるものである１セットの汎用レジスタ、１セット
の一時レジスタ、１セットの作業用レジスタ、そしてデ
ータについての演算論理オペレーシヨンを実行するため
の演算論理回路を含んでいる。

標準的な１つの命令には、１つの命令コードと単数又は
複数のオペランド規制子が含まれている。オペランド規
制子はデータを含むことができるが、一般的には処理す
べきデータを含むデータ処理システム内の場所を指定す
る。命令コードは、そのデータをいかに処理すべきかを
定義づけする。オペランド規制子は、処理すべきデータ
を含んでいるものとして、記憶機構、出入力装置、汎用
レジスタ又はデータ経路外のその他のプロセッサレジス
タ内の場所を識別することができる。一時レジスタ及び
作業用レジスタは１つの命令内で識別できないが、これ
らは或る種の状況の下で、特にデータがプロセッサ外部
からのものである場合に、処理すべきデータを一時的に
記憶するために用いられる。さらに、いくつかの命令の
実行には、演算論理回路を通して各々中間結果を生成す
る複数のサイクルが必要となり、特にこの中間結果を記
憶するのに一時レジスタが用いられうる。処理の後、処
理済のデータは、同様に汎用レジスタが記憶機構であり
うる最終的記憶場所に伝送される前に作業用レジスタ内
に記憶される。

各々の処理サイクルにおいて、制御回路はデータ経路内
の演算論理回路を制御するためのマイクロ命令を出す。
標準的なマイクロ命令において、制御回路は、処理すべ
きデータを与えるための２つの場所及び記憶の為のデー
タを受けとるための１つの場所の合計３つの場所の識別
を提供する必要がある。これまでマイクロ命令内でこの
情報を提供するためには、明示的に３つの場所全てにつ
いて１つのマイクロワードフィールドが必要とされた。
従って、フィールド内の情報を制御回路から作業用レジ
スタまで転送するために３つのフィールド全てについて
接続が必要となる。さらに、明示的に３つのレジスタ全
てについて１つのマイクロフィールドを提供するために
も同様にこのようなフィールドを生成するための回路が
制御回路内に必要となる。マイクロプロセッサにおいて
は、回路間の接続数を最小限にしマイクロプロセッサを
形成する回路数も最小限にすることが望ましい。

標準的に、演算論理回路は、加算、減算、比較、パス
（これでは選択された入力における値が出力端に渡され
る）、補数（これでは選択された入力における値が逆転
又は補完される）などを含む、入力値に対する選択され
た数の比較的単純な演算論理オペレーションを実行す
る。しかしながらマイクロ命令の制御の下では、乗算や
除算のようなさらに複数な演算論理オペレーションを構
築してプログラム命令を実行することができる。乗算は
一連の加算、シフト及びパスオペレーションとして実行
でき、除算は一連の加算、シフト及び減算のオペレーシ
ョンとして実行できる。なお各々のオペレーションは１
つのマイクロ命令により使用可能な状態にされる。例え
ば乗算において加算オペレーション又はパスオペレーシ
ョンのいずれを実行すべきかは、先行するオペレーショ
ンの結果により異なる。現行のシステムににおいては、
各々のマイクロ命令の復号は各オペレーションの結果が
見極められるまで遅らされ、このことがそのオペレーシ
ヨンの実行に必要な時間を長いものにしている。

発明の要約 本発明は、デジタル処理システム内で用いるための新し
いプロセッサを提供するものである。

このプロセッサには、演算論理機構を制御する制御信号
を生成する回路が含まれている。プログラム命令に応え
てさまざまなオペレーションが必要とされ現行のオペレ
ーションの結果に基づいて選択する必要がある場合、回
路は、プログラム命令を実行する上で必要となる可能性
のある考えられる全てのオペレーションに対する制御信
号を生成する。制御信号はマルチプレクサに伝送され、
このマルチプレクサは、前のオペレーションの結果に応
えてマイクロプロセッサを制御するための制御信号を選
択する。こうして、比較的長い時間を要する作業である
制御信号の生成は１つのオペレーションが終結する前に
行なわれるが、比較的短かい作業であるその選択はかか
るオペレーションの結果が見極められた時点で直ちに行
なわれる。

図面の簡単な説明 本発明は、添付のクレーム中に特徴と合わせて指摘され
ている。本発明のもつ上述の及びその他の利点は、添付
の図面と合わせて以下の説明を参照することによりより
良く理解できるものと思われる。なお図中： 第１Ａ図は、本発明を内含するデジタルデータ処理シス
テムの全体のブロックダイヤグラムであり、第１Ｂ図
は、第１Ａ図に示されているシステム内で用いられるプ
ロセッサの組織的ブロックダイヤグラムである。

第２図は、第２Ａ図から第２Ｄ図までを含むもので、本
発明を理解するのに役立つタイミングダイヤグラムであ
る。

第３Ａ図、第３Ｂ図及び第３Ｃ図は、特にデータ経路を
通しての情報の伝送に関する第１Ｂ図に示されているプ
ロセッサの一部分のブロックダイヤグラムである。

第４Ａ図は、詳細なブロックダイヤグラムであり、第４
Ｂ−１図及び第４Ｂ−２図は、特に仮想アドレスの物理
アドレスへの変換に関する第１図に示されているプロセ
ッサの一部分のより詳細な回路図である。

第５図は、特にキャッシュ記憶機構からのデータ検索に
関する第１Ｂ図に示されているプロセッサの一部分の詳
細なブロックダイヤグラムである。

第６図は、特にシステムのその他の部分との転送を制御
するための回路に関する第１Ｂ図に示されているプロセ
ッサの一部分の詳細なブロックダイヤグラムである。

１実施態様の詳細な説明 全体的説明 第１図を参照すると、本発明を内含するデータ処理シス
テムは、基本要素として中央演算処理装置ＣＰＵ１０、
記憶機構１１及び単数又は複数の入出力サブシステム１
２（１つの入出力サブシステムが第１図に示されてい
る）を含んでいる。母線１３がＣＰＵ１０、記憶機構１
１そして入出力サブシステム１２を並列に相互接続して
いる。ＣＰＵ１０は、記憶機構１１内のアドレッシング
可能な記憶場所に記憶されている命令を実行する。命令
は、同様に記憶装置内のアドレス可能な場所に記憶され
ているオペランドについて実行すべきオペレーションを
識別する。命令及びオペランドは必要に応じてＣＰＵ１
０により取出され、処理済データは記憶機構１１内に記
憶するために戻される。ＣＰＵ１０は又、入出力サブシ
ステム１２に制御情報を伝送し、記憶機構１１へのデー
タの伝送又はそれからのデータ検索といった選択された
オペレーションをこれらのサブシステムが実行できるよ
うにする。かかるデータには、記憶機構１１に伝送され
うる命令又はオペランド或いは記憶又は表示のため記憶
機構１１から検索される処理済データが含まれているこ
とが考えられる。

操作鍵盤機構１４はオペレータのインターフェイスとし
て用いられる、これによりオペレータは、データを検査
し預けたり、ＣＰＵ１０のオペレーションを停止させた
り又は一連の命令を通してＣＰＵ１０をステップした
り、又それに応えてＣＰＵ１０の応答を決定したりする
ことができる。又これによりオペレータはブートストラ
ップ手順を用いて、システムを初期値設定し、データ処
理システム全体についてさまざまな診断テストを行なう
こともできる。

データ処理システムには、ディスク及びテープ式二次記
憶装置、テレタイプライター、ビデオ表示端末装置、ラ
インプリンタ、電話及びコンピュータネットワークユニ
ットなどを含む、さまざまなタイプの入出力装置２０が
含まれるものと考えられる。これらのユニットは全て単
数又は複数の制御装置２２を通って装置母線２１を通し
て母線１３と連絡している。制御装置２２、それに接続
されている装置母線２１及び制御装置と連絡している入
出力装置２２が、１つの入出力サブシステム１２を構成
する。

記憶機構１１は母線１３及び複数のアレイ１７に直接接
続されている記憶機構制御装置１５を含んでいる。アレ
イ１７には、情報が記憶されるアドレス可能な記憶場所
が複数含まれている。記憶機構制御装置１５はＣＰＵ１
０又は入出力サブシステム１２から母線１３を通して転
送要求を受けとる。母線１３を通して伝送できる転送要
求にはいくつかのタイプがあり、一般に次の２つのカテ
ゴリに分けられる。１つのカテゴリーでは、情報は１記
憶場所内に書き込まれるか又は記憶され、もう１方のカ
テゴリーでは、情報は記憶場所から検索又は読みとられ
る。

第１図に示されているシステムは又、母線１３及び記憶
機構制御装置１５と接続し、ＣＰＵ１０により記憶機構
１１に向けられる書込み転送要求を代行受信する書込み
バッファ２３をも含んでいる。このシステムにおいて記
憶機構制御装置１５は、ＣＰＵ１０又は入出力制御装置
２２のいずれかにより母線１３を通して伝送される書込
み要求に応答しない。特に、書込みバッファ１１は、書
込まれるべきデータとそのデータが記憶されるべきアレ
イ１７内の場所を識別する関連アドレスの両方を含む書
込み情報を緩衝する。記憶機構制御装置が書込みオペレ
ーションを受け入れることができる場合、書込みバッフ
ァは、専用母線２４を通してアドレス及び付随するデー
タを記憶機構制御装置１５へ伝送し、この制御装置はア
レイ１７がアドレスにより識別された場所にデータを記
憶できるようにする。こうして、母線１３を通してのＣ
ＰＵ１０による書込みデータの伝送率が高すぎて記憶機
構１１が受け入れられなくなった場合、書込みバッファ
２３は、記憶機構１１が受入れできるようになるまで要
求を緩衝することができる。記憶機構制御装置は、ＣＰ
Ｕ１０又は入出力制御装置２２からの読みとり要求に応
えこれに対して読みとりデータを戻すため、直接母線１
３にも接続されている。

当業者は、第１図に示されているように単一プロセッサ
システム内で書込みバッファ２３を用いると有利である
と考えるであろうが、これはマルチプロセッサシステム
（図示されておらず）内で用いられるのが最も有利であ
る。マルチプロセッサシステムにおいては、記憶機構１
１は数多くのＣＰＵ及び結びつけられた入出力システム
１２から読取り及び書込み要求を受けることになる。書
込みオペレーションを実行するのを待ってＣＰＵ１０に
よる処理が遅れるのを避けるため、書込みバッファ２３
は、書込みアドレス及びデータをとり、ＣＰＵ１０は処
理を再開することができる。

書込みバッフアにはさらＣＰＵ１０からの母線１３を通
しての読取り要求を監視するための回路が含まれてい
る。自ら緩衝しておりかつまだ記憶機構１１に転送して
いないデータを識別する読取り要求が母線１３を通して
伝送されたことを確認した場合、書込みバッファ２３は
その専用母線２４を通して、記憶機構制御装置がその要
求に応えないよう抑制する。その代りに、書込みバッフ
ァ２３は母線１３を通して要求されたデータを転送し読
取りオペレーションを完了する。

第１図に示されているシステムには又ＣＰＵ１０の制御
の下で仲裁（任意指定）オペレーションを実行してシス
テム内に複数ある場合母線１３に対するさまざまな入出
力サブシステムのアクセスを調節するようなシステム制
御回路２５も含まれている。

ＣＰＵ１０は、プロセッサ３０及びオプションの浮動小
数点プロセッサ３１を含んでいる。標準的に言ってそう
であるように、浮動小数点プロセッサは１つのオプショ
ンであり、本発明に基づいて作られたＣＰＵ又はデジタ
ルデータ処理システム１０内に必ずしもなくてもよい。
浮動小数点プロセッサには、選択されたタイプのデータ
すなわち浮動小数点書式のデータについての命令を処理
するために最適化されている回路が含まれている。標準
的には、プロセッサ３０は同じデータを処理することが
できるが、処理の実行により時間がかかる。

システム内で用いられる１つのプロセッサ３０の詳細な
機能的ブロックダイヤグラムは第１Ｂ図に示されてい
る。第１Ｂ図を参照すると、プロセッサ３０には、母線
１３のさまざまな制御ライン（集合的に１３Ａとして示
されている）に接続し以下に記されているように母線の
さまざまなラインを通って信号を送受するような母線イ
ンターフェイス回路３３が含まれている。この母線イン
ターフェイス回路は、キャッシュ３５、データ経路３
６、記憶域管理装置３７及びプロセッサ制御回路４０へ
及びこれらからの信号を転送する内部ＩＤＡＬ母線３４
にも接続している。プロセッサ３０の１実施態様につい
ての母線インターフェイス回路３３が以下に第６図と関
連づけて説明されている。

数多くのレジスタもこの内部ＩＤＡＬ母線３４に接続さ
れ、母線インターフェイス回路３３の制御の下で母線１
３のＤＡＬライン５０と内部ＩＤＡＬ母線３４の間でデ
ータを転送する。限定的に言うと、母線インターフェイ
スユニット３３の制御の下で、書込みデータレジスタ２
５０及び書込みアドレスレジスタ２５１はそれぞれ、書
込みデータ及びこの書込みデータが記憶される記憶機構
１１又は入出力装置１２内の場所のアドレスを受けと
る。以下に説明されているように、適当な時点で、母線
インターフェイスユニット３３はこれらのレジスタの中
味がマルチプレクサ253を通してＤＡＬライン５０上に
伝送され書込みオペレーションが実行されうるようにす
る。同様に、母線インターフェイスユニット３３の制御
の下で、読取りアドレスレジスタ２５２は読みとられる
べきデータを含む場所のアドレスを受けとる。適当な時
点で、母線インターフェイスユニット３３は読取りアド
レスレジスタ２５２の中味がマルチプレクサ２５３を通
してＤＡＬライン５０上に結合（カップリング）され読
取りオペレーションが実行されうるようにする。読みと
りデータは入力レジスタ２５３内で、同様に母線インタ
ーフェイスユニット３３の制御の下でラッチング（保
持）される。母線インターフェイスユニット３３は入力
レジスタ２５４の中味が、ＲＣＶ ＤＡＴ受信のデータ
信号として内部ＩＤＡＬ母線３４上に結合（カップリン
グ）されうるようにする。

プロセッサ制御回路４０は記憶機構１１から検索された
プログラム命令を復号し、連続処理サイクルにてデータ
経路３６が、その命令を実行するのに必要とされる演算
論理オペレーションを行なうことができるようにする。
データ経路３６は処理すべきデータを記憶するための１
組のレジスタ２５５と処理を行なうための演算論理回路
を含んでいる。データ経路３６は第３Ａ図及び第３Ｂ図
を参照しながら以下にさらに詳細に説明されている。

プロセッサ３０の１実施態様は仮想アドレスを用い、仮
想アドレスを物理アドレスに変換するための仮想アドレ
ス変換回路３７を提供する。仮想アドレス変換回路に
は、プロセッサ３０内のその他の回路特にデータ経路３
６からの仮想アドレスを受けとる１組の原始レジスタ２
５７及びいくつかの変換情報を含む変換バッファ２６０
が含まれている。変換は必要に応じてプロセッサ制御回
路４０の制御下で行なわれる。物理アドレスは、変換回
路３７からマルチプレクサ２６１を通して内部ＩＤＡＬ
母線３４上に結合される。データ経路３６には同様に、
物理アドレスが含まれていてもよく、マルチプレクサ２
６１のための第２の原始入力を提供する。プロセッサ制
御回路４０はマルチプレクサ２６１を制御する。

キャッシュ記憶機構３５はＣＰＵ１０内の従来の情報記
憶回路である。キャッシュ記憶機構はK.Hwang及びF.Bri
ggs共著、「コンピュータアーキテクチャーとパラレル
処理」（マグローヒル、１９８４年）、第2.4節、ｐ９
８以降、ならびにV.Hamacher著、「コンピュータ組織」
（マグローヒル、１９８４年）、第8.6節、ｐ３０６以
降に記述されている。データ記憶機構３８は複数のブロ
ックの形で組織され、各ブロックは２つの記憶場所を含
んでいる。各々の記憶場所は１つの情報ワード、すなわ
ち一度に母線１３を通して転送されうる情報量を記憶す
る。特定の一実施態様においては、１情報ワードは４バ
イト又は３２の２進数の情報に相当する。こうして各ブ
ロックは８バイトの情報を記憶することができる。

第５図と関連づけて以下にさらに詳しく記述されている
ように、キャッシュ記憶機構３５は、仮想アドレス変換
回路により生成された物理アドレスがキャッシュ記憶機
構３５内の１アドレスにいつ相当するかを見極めるヒッ
ト／ミス論理回路２６２を含んでいる。原始レジスタ２
５７からの仮想アドレスの最低位部分、すなわち１実施
態様においてはＶＡ ＳＲＣＥ（８：３）信号は、デー
タ記憶域内の１ブロック及び結びつけられたタグ４１入
力を選択するためマルチプレクサ２６４を通して結合さ
れている。ヒット／ミス論理回路２６２は次に、結びつ
けられたタグ４１の入力の中味が変換された物理アドレ
スに一致するか否かを決定する。このような一致がある
場合、ヒット／ミス論理は断定されたHIT信号を生成
し、この信号は母線インターフェイスユニット３３に伝
送される。母線インターフェイスユニット３３は断定Ｈ
ＩＴ信号を受けとらない場合、従来の方法でアドレッシ
ングされた場所の内容を検索するため母線１３を通して
１つのオペレーションを使用可能て状態にする。ＨＩＴ
信号が断定された場合、母線インターフェイスユニット
３３は母線１３を通してのオペレーションを使用可能に
せず、その代りにキャッシュデータ記憶域３８からのデ
ータが内部ＩＤＡＬ母線３４を通じてマルチプレクサ２
６３を通って伝送されうるようにする。一般にかかるデ
ータはデータ経路３６に伝送される。

当業者にとっては明白であるように、キャッシュ記憶機
構３５内の１ブロックに記憶された情報は、記憶装置１
１から受けとられたとき、記憶装置１１内に記憶された
情報のコピーである。キャッシュ記憶機構３５内の各々
のブロックには、その情報をコピーした元の記憶装置１
１内の場所を識別するため母線インターフェイス回路３
６により作成された内容をもつ結びつけられた１つのタ
グ４１がある。さらに、各々のブロックには、そのブロ
ックの内容がそのタグの識別する場所の事実コピー内に
あるか否か、すなわちそのブロックの内容が失効したも
のであるか否かを示すため、母線インターフェイス回路
によりリセット又は消去される失効フラグ４２が含まれ
ている。

キャッシュ記憶機構３５の一実施態様においてデータ記
憶域３８、タグ４１及びフラグ４２は動的記憶機構であ
る。再生カウンタ２６２は、母線インターフェイスユニ
ット３３の制御の下で、再生アドレスを生成し、このア
ドレスは動的記憶機構を再生するためマルチプレクサ２
６４を通して結合させられる。

１つの命令には、データ経路３６内のレジスタ内のオペ
ランドの場所を識別するか又は仮想アドレス空間内のオ
ペランドの場所を示すアドレスを識別する単数又は複数
のオペランド規制子が含まれている可能性がある。例え
ば、１９８０年１１月２５日付でW.S.Strecher他に対し
発行された「可変長の命令を実行するための中央演算処
理装置」についての米国特許第4236206号を参照された
い。プロセッサ制御回路４０はデータ経路と共に各々の
オペランド規制子を復号してオペランドの場所を識別
し、次にこれらを識別された場所から得るべく作業を進
める。オペランド規制子はそれ自体そのオペランドを含
んでいることがあり（すなわちオペランド規制子は「リ
テラル」であることができる）、又オペランド規制子
は、オペランドを含んでいるものとしてデータ経路のレ
ジスタ（図示されておらず）の１つを識別することもで
きる。

代替的には、オペランドは、プログラムの仮想記憶空間
内の１つの場所にあってもよく、オペランド規制子はこ
の場所の識別方法を示していてもよい。オペランドが仮
想記憶空間にある場合、制御回路４０は記憶域管理回路
３７が仮想アドレスを物理アドレスに変換できるように
する。オペランドの物理アドレスが得られた後、母線イ
ンターフェイス３３がそのオペランドを得る。これはま
ずそのオペランドがキャッシュ記憶機構３５内にあるか
否かを決定する。オペランドがキャッシュ記憶機構内に
ある場合、母線インターフェイスはそのオペランドをデ
ータ経路３６へ転送する。一方オペランドがキャッシュ
記憶機構３５内にない場合、母線インターフェイス回路
３３は記憶機構１１に母線１３を通して読取り要求を転
送しそのオペランドを検索する。全てのオペランドが得
られた後、データ経路３６は命令により要求されたオペ
レーションを行なう。

オペランド規制子は又、処理済のデータが記憶されるべ
き場所も識別する。制御回路４０及び記憶域管理回路３
７は、物理アドレスを決定するため上述のものと同じ方
法で用いられる。処理済のデータを記憶機構１１内で記
憶しなければならない場合、母線インターフェイス３３
は必要とされる書込みオペレーションを母線１３を通し
て行なう。さらに物理アドレスがキャッシュ３５内の適
当なタグに相当する場合、母線インターフェイス３３は
データがキャッシュ３５内に記憶されうるようにする。

母線インターフェイスユニット３３には、母線１３を通
してのデータの転送を制御する状態マシン２７０ならび
に、内部IDAL母線３４を通してのデータの転送を制御す
るＩＤＡＬ状態マシン２７１が含まれている。母線イン
ターフェイスユニットはＥＰＰ論理回路２７２をも制御
し、一方この回路２７２は浮動小数点プロセッサ３１と
の通信を制御する。母線インターフェイスユニット３３
は以下に、第６図と関連づけてさらに詳しく説明されて
いる。

母線１３を通してのオペレーション 母線１３は、それに接続されているさまざまなユニット
間の情報を表わす信号を転送するための数多くのライン
（回線）を含んでいる。特に母線１３には、ＤＡＴデー
タ及びＡＤＲＳアドレス信号を搬送するＤＡＬ（３１：
０）データアドレスライン５０が含まれている。ＣＰＵ
１０、限定的にいうとプロセッサ３０が１つの転送を開
始させそれをその転送のための母線マスターとする場
合、プロセッサ３０はまずＤＡＬ（３１：０）データア
ドレスライン５０を通してＡＤＲＳアドレス信号を伝送
し、転送オペレーションが読みとりオペレーションであ
るか書込みオペレーションであるか書込みオペレーショ
ンであるかを示すＴＲ ＴＹＰＥ（２：０）転送タイプ
の指令信号をライン５２を通して同時に伝送する。ＡＤ
ＲＳアドレス信号及びＴＲ ＴＹＰＥ（２：０）転送タ
イプ指令信号がおさまることのできるだけの短かい時間
の後、プロセッサ３０は次にライン５１上でＡＤＲＳ
ＳＴＲアドレスストローブ信号を断定する。

ＡＤＲＳ ＳＴＲアドレスストローブ信号が断定される
と、母線１３に接続されているその他のユニットは全て
ＡＤＲＳアドレス及びＴＲ ＴＹＰＥ（２：０）転送タ
イプ指令信号を受けとり復号する。このときＡＤＲＳア
ドレス信号により識別されている場所を含むユニット
が、転送のための応答するユニットすなわち子装置（ス
レーブ）である。転送オペレーションが書込みオペレー
ションでありＡＥＲＳアドレス信号が記憶機構１１内の
場所を識別している場合、書込みバッファー２３が子装
置である。プロセッサ３０がＡＤＲＳ ＲＴＲアドレス
ストローブ信号を断定してから選択された時間だけ経過
した後、プロセッサ３０はADRSアドレス信号及びＴＲ
ＴＹＰＥ（２：０）転送タイプ指令信号をそれぞれのラ
インから除去する。

転送されたＴＲ ＴＹＰＥ（２：０）転送タイプ指令信
号が書込みオペレーションを規定している場合、マスタ
ーユニットはライン５０を通してデータ信号を伝送し、
次にライン５３上でＤＡＴＡ ＳＴＲデータストローブ
信号を断定する。子装置はこのとき、伝送されたデータ
を受けとりこれを記憶する。データが記憶されると、ア
ドレッシングされたユニットは、オペレーションがエラ
ー無く完了した場合にはライン５４上でＲＤＹ作動可能
信号を、又記憶オペレーション中エラーが発生した場合
にはライン５５上でＥＲＲエラー信号を断定する。

一方、伝送されたＴＲＴＹＰＥ（２：０）転送タイプ指
令信号が読みとりオペレーションを規定している場合、
子装置はアドレス信号により識別された場所からデータ
を検索し、これらをＤＡＬ（３１：０）データアドレス
ライン５０を通して伝送し、ライン５４を通して断定さ
れたＲＤＹ作動可能信号を伝送する。これに応えて、プ
ロセッサ３０はデータを受けとり、断定されたＤＡＴＡ
ＳＴＲデータストローブ信号をライン５３を通して伝
送する。

読みとりオペレーション又は書込みオペレーションのい
ずれかにおいて、子装置がＲＤＹ作動可能信号又は転送
中にエラーが発生した場合にはＥＲＲエラー信号を断定
した後、プロセッサ３０はＤＡＴＡ ＳＴＲデータスト
ローブ信号を否定する。それから子装置はＲＤＹ作動可
能信号又はＥＲＲエラー信号を否定し、次にプロセッサ
３０がＡＤＲＳ ＳＴＲアドレスストローブ信号を否定
して転送を完了する。

プロセッサ３０以外の、母線１３に接続されたユニット
は、母線マスターを構成し、それを通して記憶装置１１
との転送を開始させることができる。入出力サブシステ
ム１２特にその入出力制御装置２２は母線マスターにな
ることができる。母線マスターとなるために、入出力制
御装置２２はライン５６を通してＤＭＲ直接記憶要求信
号を断定する。次にプロセッサ３０は、ライン５７上で
ＤＭＧ直接記憶許諾信号を断定し、この信号は入出力制
御装置２２により受けとられる。この時点で入出力制御
装置は、プロセッサ３０に関して以上に記されているも
のと同じ方法で記憶機構との転送を開始させる。入出力
制御装置は、転送を完了するまで、ＤＭＲ直接記憶要求
信号を断定された状態に維持する。こうして入出力制御
装置が数多くの転送を要求する場合、この装置は、転送
が完了するまでＤＭＲ直接記憶要求信号を断定された状
態に保つことができる。ＤＭＲ直接記憶要求信号が断定
されている間プロセッサ３０は機能停止状態にある、す
なわちプロセッサは母線１３のさまざまなライン上で信
号を監視するがそれ以外いかなる命令も実行しない。

システムに多数の入出力サブシステム１２が含まれてい
る場合、母線マスターとなるべき入出力制御装置２２に
なる別々の要求信号はシステム制御装置に伝送され、こ
のシステム制御装置がDMR直接記憶要求信号を断定し、
ＤＭＧ直接記憶許諾信号の状態を監視する。プロセッサ
３０がＤＭＧ直接記憶許諾信号を断定したとき、システ
ム制御装置は入出力装置２２の１つを、何らかの優先順
位任意決定方法に従って母線マスターになれる状態にす
る。

母線１３は又、状態信号及び制御信号を搬送するその他
のラインも数多くもっている。ライン６０は、システム
内のオペレーションを同期化するのに用いられるＣＬＫ
クロック信号を搬送する。母線１３上のさまざまな信号
は、ＣＬＫクロック信号に呼応してタイミングされてい
る。

ライン６１は、２つの機能をもつＣＣＴＬキャッシュ制
御信号を搬送する。１９８６年９月１２日に提出された
Paul Rnbinfeld名義の「デジタルデータ処理システムの
ためのキャッシュ無効化プロトコル」についての米国特
許同時係属出願明細書第908825号に記されているよう
に、ＣＣＴＬキャッシュ制御信号は例えば、入出力制御
装置が母線マスターであり記憶機構１１に対する書込み
オペレーションを行なっている場合、この制御装置２０
により断定される。入出力制御装置２２は、ＤＡＬデー
タアドレスライン５０上でＡＤＲＳアドレス信号を、ラ
イン５２上でTR TYPE転送タイプ信号を伝送している
間、そしてライン５１上でADRSＳＴＲアドレスストロー
ブ信号を断定している間、ＣＣＴＬ信号を断定する。Ｃ
ＣＴＬキャッシュ制御信号が断定され、ＴＲ ＴＹＰＥ
転送タイプ信号が記憶機構１１への書込みオペレーショ
ンを指示している場合、母線インターフェイス３３は、
キャッシュ入力全てのタグ４１の内容をチェックする。
母線１３のＤＡＬデータアドレスライン５０上のＡＤＲ
Ｓ信号がタグ４１の内容と一致する場合、母線インター
フェイス３３はそのキャッシュブロックのためのＳ失効
フラグ４２をリセットする。

ＣＣＴＬキャッシュ制御信号も又、読みとりオペレーシ
ョン中に要求されたキャッシュ３５内にプロセッサがデ
ータを記憶しないようにするため、記憶機構１１により
断定される。これは、例えば、記憶機構がマルチポート
記憶機構である場合すなわち、それが各々別々の母線を
通して記憶機構１１をアクセスする複数のプロセッサに
より共用されており、検索されているデータがこれらの
プロセッサ全てが使用できる１組のアドレス可能な記憶
場所からのものである場合に、用いることができる。か
かるデータをキャッシュ３５の中に記憶させることは望
ましくない。これは、他のプロセッサが共用場所の内容
を更新する可能性があるからである。又更新は母線１３
を通して行なわれないので、プロセッサ３０により検知
されえない。キャッシュからのこのようなデータをプロ
セッサ３０が使用した場合、これは記憶機構内の該当す
る場所の内容と一致しない可能性がある。このＣＣＴＬ
キャッシュ制御信号の使用に関連して、記憶機構１１
は、ＤＡＬデータアドレスライン５０を通してそのデー
タ伝送と同時にＣＣＴＬキャッシュ制御信号を断定し、
データを除去する時点までこのＣＣＴＬキャッシュ制御
信号を断定された状態に維持する。

母線１３には又ＣＣＲ ＷＲＴ ＢＵＦ消去・書込み・
緩衝信号を搬送するライン６２も含まれている。CLR WR
T BUF消去書込み緩衝信号は、他の方法ではプロセッサ
３０外部で検出可能とならないプロセッサ３０内部の或
る種の条件に呼応してプロセッサ３０により断定され
る。例えば、プロセッサ３０は、プロセス文脈を切替え
させる命令を実行しているとき或いは業務中断ルーチン
又は例外ルーチンを実行し始めたとき、CLR WRT BUF消
去書込み緩衝信号を断定する。ＣＬＲ ＷＲＴ ＢＵＦ
消去書込み緩衝信号は、命令実行中プロセッサ制御回路
４０により生成されるマイクロ命令内のフィールドによ
り制御される。

ＣＬＲ ＷＲＴ ＢＵＦ消去書込み緩衝信号が断定され
ると、書込みバッファ２３は、それが記憶機構１１内に
記憶されるべきデータを含んでいるか否かを見極める。
含んでいない場合には、何もしない。しかし書込みバッ
ファ２３に記憶機構１１内に記憶すべきデータが含まれ
ている場合には、このバッファはＤＭＲ直接記憶要求信
号を断定し、その残りのデータを記憶機構１１内に記憶
する試みを続ける。断定されたＤＭＲ直接記憶要求信号
に応えて、プロセッサはＤＭＧ直接記憶許諾信号を断定
するがこの信号は書込みバッファ２３により無視され
る。又プロセッサは機能停止もする。書込みバッファ２
３は、含まれているデータが全て記憶機構１１内に適切
に記憶されてしまうまでＤＭＲ直接記憶要求信号を断定
された状態に維持する。記憶中にいかなるエラーも発生
しない場合、書込みバッファ２３はＤＭＲ直接記憶要求
信号を否定しプロセッサ３０が続行できるようにする。

記憶機構１１への書込み中エラーが発生した場合、書込
みバッファ２３はプロセッサに対してエラー信号を送
り、プロセッサ３０が現行の文脈中のエラーを見つけ出
し修正するルーチンを処理することができるようにす
る。エラーが検出される前にプロセッサが文脈を切替え
できる状態にある場合、当初データを生成した文脈を見
極めることは困難となる。エラーの回復は、文脈が識別
できる場合簡単になる。従って、書込みバッファ２３
は、現行の文脈からのデータの全てが記憶機構内に適切
に記憶されるまでプロセッサが文脈を切替えできないよ
うにする。

浮動小数点プロセッサ３１での転送 プロセッサ３０は、(1)第２Ａ図と関連づけて以下に説
明されているように、実行すべきオペレーションを指示
するため浮動小数点プロセッサ３１に浮動小数点命令の
命令コードを転送するため、(2)第２Ｂ図及び第２Ｃ図
と関連づけて説明されているように処理のため浮動小数
点プロセッサ３１にオペランドデータが転送されうるよ
うにするため、そして(3)第２Ｄ図と関連づけして説明
されているように浮動小数点プロセッサ３１から処理済
データを得るため、浮動小数点プロセッサ３１にも接続
されている。プロセッサ３０及び浮動小数点プロセッサ
３１は、ＣＰ ＳＴＡ（１：０）浮動小数点状態信号を
搬送するライン７０及びＣＰ ＤＡＴ（５：０）浮動点
データ信号を搬送するライン７１という２つのラインセ
ットにより相互接続されている。浮動小数点プロセッサ
３１は又、ＤＡＬデータアドレスライン５０、ＣＬＫ信
号を受けとるためのライン６０、ＡＤＲＳ ＳＴＲアド
レスストローブ信号を受けとるためのライン５１、ＲＤ
Ｙ作動可能信号を受けとるためのライン５４、ＥＲＲエ
ラー信号を受けとるためのライン５５及びＤＭＧ直接記
憶許諾信号を受けとるためのライン５７を含む、母線１
３の複数のラインにも接続されている。ＣＰ ＳＴＡ
（１：０）浮動小数点状態信号及びＣＰ ＤＡＴ（５：
０）浮動小数点データ信号は、ライン６０上のＣＬＫ信
号と同期的に伝送される。

遊び（あき）状態にある間、浮動小数点プロセッサ３１
はライン６０上のＣＬＫ信号と同期的に、ライン７０及
び７１上の信号の状態をサンプリングする。ライン７１
のうち少なくとも１本が断定されたレベル信号を搬送し
ているとき、浮動小数点プロセッサ３１はこれらのライ
ン上の信号及びライン７０上の信号をラツチングする。
第２Ａ図を参照すると、プロセッサ３０が浮動小数点プ
ロセッサ３１に命令を伝送する場合、プロセッサ３０
は、その命令の命令コードの少なくとも一部分を、ＣＬ
Ｋクロック信号の選ばれた数の軽い連続音により規定さ
れる間隔の間、ライン７１を通してＣＰ ＤＡＴ（５：
０）浮動小数点データ信号として、浮動小数点プロセッ
サ３１へ伝送する。この間隔中、ＣＬＫクロック信号の
連続音の１つと同期的に、浮動小数点プロセッサ３１は
信号をラッチングし記憶する。この間隔が終了した時点
で、プロセッサ３０はライン７０及び７１から信号を除
去する。

ライン７１を介して送られるＣＰ ＤＡＴ（５：００）
浮動小数点データ信号は、実行されるべき浮動小数点演
算を識別するのに十分であり、且つ該演算において使用
されるオペランドの数をも識別する。ライン７１を経由
する情報の伝達と同時に、他の情報がＣＰ ＳＴＡ
（１：００）浮動小数点状況信号としてライン７０を介
して送られるが、これは浮動小数点処理に関する他の情
報を提供するものである。即ち、浮動小数点オペランド
はデータ・タイプと呼ばれる幾つかのフォーマットで符
号化することが出来、該オペランドのフォーマットに関
する情報はライン７０を介してＣＰ ＳＴＡ（１：０
０）浮動小数点状況信号として送られる。一実施例にお
いては、オペランドのフォーマットに関する情報のうち
の一部も演算情報と共にライン７１を介して送られる。

演算コードを受信すると、浮動小数点演算処理装置３１
はそれを復号して、実行するべき演算と所要のオペラン
ドの数とを判定する。次に、演算処理装置３０（演算コ
ード送信に応答）と浮動小数点演算処理装置３１（演算
コード受信に応答）とは、オペランドがＤＡＬデータア
ドレスライン５０を介して送られる状態となる。データ
・タイプ情報は浮動小数点演算処理装置３１に該オペラ
ンドの各々のフォーマットを判定するために使われる。
或るオペランドフォーマットに関しては、ＤＡＬデータ
アドレスライン５０を経由する一回の伝送に納まるより
多数のビットが或るオペランドフォーマットに必要とさ
れるので、単一のオペランドを転送するために複数回の
転送が必要となる。そこで、データ・タイプ情報は、各
オペランドを転送するのに必要なＤＡＬデータアドレス
ライン５０経由の転送回数も示す。

オペランドは、三つのソース、即ち、メモリー１１（第
１図）、キャッシュ３５、又はデータ経路３６中の演算
処理装置のレジスター（第３Ａ図に示す）のいずれかに
格納される。単一の演算に要する色々なオペランドもこ
れら三つのソースのいずれかに格納する事が出来る。し
かし、単一のオペランドを転送するのにＤＡＬデータア
ドレスライン５０経由の転送を複数回行なう必要がある
場合には、その転送は普通は全て単一のソースに対して
試される。第２Ｂ図は、メモリーからオペランドを回収
するべく送信される信号の状態を示し、第２Ｃ図はキャ
ッシュ３５又はデータ経路３６中のレジスターからオペ
ランドを転送するために送信される信号を示す。即ち、
第２Ｂ図及び第２Ｃ図はＤＡＬアドレスライン５０経由
で転送を一回行なう信号の状態を示しているのであり、
単一のオペランドのために複数回の転送を要することが
あることを理解するべきである。

第２Ｂ図を参照する。若しオペランドがメモリー１１に
あれば、演算処理装置３０はその回収をメモリー１１か
ら開始する。即ち、演算処理装置３０はＡＤＲＳアドレ
ス信号をＤＡＬデータアドレスライン５０に出力して上
記の如くに読み出し動作を実行し、ＡＤＲＳ ＳＴＲア
ドレスストローブ信号を表明する。その短時間後、演算
処理装置３０はＣＰ ＳＴＡ（１：００）浮動小数点状
況信号を二進値０を有するライン７０に出力する、即
ち、両方のＣＰ ＳＴＡ（１：００）浮動小数点状況信
号を否定する。更に、演算処理装置３０は、ＣＰ ＤＡ
Ｔ（５：００）浮動小数点データ信号をライン７０に送
信し、そこでＣＰ ＤＡＴ（５：４）浮動小数点データ
信号は、ＤＡＬデータアドレスライン５０を介して送信
されるデータのうちのどれほどの量が該オペランドで使
用されるかを示すアドレスアライメントコードを包含し
ている。該オペランドがＤＡＬ（５：０）データアドレ
スライン上の短リテラルであればＣＰ ＤＡＴ（０）浮
動小数点データ信号が主張され、そうでなければＣＰ
ＤＡＴ（１）浮動小数点データ信号が主張される。

浮動小数点処理装置３１は第２Ａ図と関連して上記した
手順で既に演算情報を受信しているので、該装置はオペ
ランドを受信する状態である。主張されたＣＰ ＤＡＴ
（５：０）浮動小数点データ信号は、浮動小数点演算処
理装置３１に対して、バス１３の選択されたライン、特
にＡＤＲＳ ＳＴＲアドレスストローブ信号を運ぶライ
ン５１上の信号をサンプリングする様に指示する。浮動
小数点演算処理装置３１は、ＡＤＲＳ ＳＴＲアドレス
ストローブ信号を使用して、オペランドがメモリー１１
から回収されていることを判定する。若し、それが主張
されたＣＰ ＤＡＴ（５：０）浮動小数点データ信号を
受信する時にADRS STRアドレスストローブ信号が主張さ
れると、浮動小数点演算処理装置３１は、メモリー１１
によるライン５４上のＲＤＹレディー信号の主張に応答
してＤＡＬデータアドレスライン５０上のデータ信号を
ラッチする。演算処理装置３０はＤＡＴ ＳＴＲデータ
ストローブ信号をもって応答して転送を完了させる。

若しメモリー１１が主張されたＲＤＹレディー信号の代
わりに主張されたＥＲＲエラー信号を伴う回収要求に応
答するならば、浮動小数点演算処理装置３１はＤＡＬデ
ータアドレスライン５０上の送信データをラッチしない
ことが理解されるであろう。演算処理装置３０は、要求
されることのある再試行等のエラー回復動作が要求され
たならばそれを実行し、第２Ｂ図に示した動作を繰り返
す。

第２Ｃ図は、オペランドがキャッシュ３５にあるにして
も、或はデータ経路３６中のレジスターにあるにして
も、オペランドを演算処理装置３０から浮動小数点演算
処理装置３１への転送を理解するのに有益なタイミング
図である（第３Ａ図と関連させて後述する）。いずれの
場合にも、該演算処理装置はＤＡＬデータアドレスライ
ン５０上のデータ信号と、第２Ｂ図と関連して上記した
のと同じ符号づけを有するＣＰ ＤＡＴ（５：０）浮動
小数点データ信号とを置き、ＣＰ ＳＴＡ（１：００）
浮動小数点状況信号の両方を否定する。これらの信号
は、演算処理装置３０により、選択された数のＣＬＫク
ロック信号の期間中、維持される。その期間中、浮動小
数点演算処理装置３１はＤＡＬデータアドレスライン５
０上の信号をラッチしている。一オペランドの全体を転
送するためにＤＡＬデータアドレスライン５０経由の複
数転送が必要な場合には、第２Ｃ図に示されているシー
ケンスが反復される。

オペランドのデータタイプが、オペランド全体を転送す
るためにＤＡＬデータアドレスライン５０経由の多重転
送を必要とする様なデータタイプであれば、演算処理装
置３０、メモリー１１及び浮動小数点演算処理装置３１
は、オペランド全体が転送されるまで第２Ｂ図及び第２
Ｃ図に示されている動作を反復する。

第２Ｂ図に示されている動作シーケンスは、下記の相違
点を除いて、第２Ｃ図に示されている動作シーケンスと
同様であることが理解されるであろう。ＣＰ ＤＡＴ
（５：００）浮動小数点データ信号が主張された時ＡＤ
ＲＳ ＳＴＲアドレスストローブ信号がライン５１上で
主張されたならば、浮動小数点演算処理装置３１は、主
張されたＲＤＹレディー信号を、オペランド（又はオペ
ランドの一部分）がその時ＤＡＬデータアドレスライン
５０上にあることの表示として利用する。しかし、ＣＰ
ＤＡＴ（５：００）浮動小数点データ信号が主張され
た時にＤＡＲＳ ＳＴＲアドレスストローブ信号が主張
されなければ、浮動小数点演算処理装置３１は、ＣＰ
ＤＡＴ（５：００）浮動小数点データ信号の主張を、オ
ペランド（又はオペランドの一部分）がその時DALデー
タアドレスライン５０上にあることの表示として利用す
る。両方の場合において、浮動小数点演算処理装置３１
は、第１の場合にはＲＤＹレディー信号の受信後に、第
２の場合には主張されたＣＯ ＤＡＴ（５：００）浮動
小数点データ信号の受信後に、ライン６０上のＣＬＫク
ロック信号と同期してＤＡＬデータアドレスライン５０
上の信号をラッチする。

オペランドが転送された後、演算処理装置３０及び浮動
小数点演算処理装置３１は、浮動小数点演算処理装置３
１が結果を送信するべく処理された時演算諸多装置３０
がそれを受信する様に処理される状態になる。第２Ｄ図
は、処理されたデータを演算処理装置３０へ転送するた
めに演算処理装置３０及び浮動小数点演算処理装置３１
に利用される動作シーケンスを詳細に示すタイミング図
である。処理されたデータは、結果が負であったかゼロ
であったかを示すと共に結果に関する他の選択された事
実を示す状態コードと、浮動小数点演算処理装置３１に
より実行された計算の値を表わすデータ信号との両方か
ら成る。

第２Ｄ図を参照する。始めに演算処理装置３０はライン
７０及び７１を介して信号コードを送信して、処理され
たデータを受信出来る状態にあることを示す。一実施例
においては、CP STA（１：００）浮動小数点状況信号は
両方とも否定され、CP DAT（３）浮動小数点データ信号
は主張され他は否定される。その後、浮動小数点演算処
理装置３１はライン７０及び７１を介して送信出来る。

浮動小数点演算処理装置３１は、処理されたデータを転
送出来る状態の時、状態コードを表わすＣＰ ＤＡＴ
（５：０）浮動小数点データ信号と同時に、その効果に
対するコードを表わすＣＰＳＴＡ（１：００）浮動小数
点状況信号を送信する。浮動小数点演算処理装置３１
は、選択された数のＣＬＫクロック信号の期間中これら
の信号を維持し、その後データ信号をＤＡＬデータアド
レスライン５０上に出力すると共に、その効果に対する
コードをライン７０及び７１に出力する。処理されたデ
ータ信号を転送するためにＤＡＬデータアドレスライン
５０経由の複数転送が必要である時には、浮動小数点演
算処理装置３１はＣＬＫクロック信号と同期してそれら
を転送する。

浮動小数点演算処理装置３１がオペランドを処理してい
る間、結果を演算処理装置３０に送信する前に、演算処
理装置３０は、入出力サブシステム１２がメモリー１１
との間で転送を行なうことを許すＤＭＧダイレクトメモ
リー許諾信号を主張する事が出来る。演算処理装置３０
が処理されたデータを受信出来る状態であることを該演
算処理装置が表示した後、浮動小数点演算処理装置３１
はライン５７の状態を監視する。浮動小数点演算処理装
置３１が処理されたデータを戻せる状態である時にＤＭ
Ｇダイレクトメモリー許諾信号がライン５７に主張され
ると、浮動小数点演算処理装置３１は、処理されたデー
タを戻すことを、ＤＭＧ信号が否定された後まで遅延さ
せる。

また、例えばメモリー１１からオペランドを検索してい
る点にエラーが発生すると、演算処理装置３０は、浮動
小数点演算処理装置３１から処理済データを受信したい
旨を示さない。演算処理装置３０は浮動小数点演算処理
装置３１の動作を打ち切らない；むしろ、演算処理装置
３０が新しい演算コードを浮動小数点演算処理装置３１
に送ると、浮動小数点演算処理装置３１はその演算コー
ドで動作する。演算処理装置３０が処理済データを受信
出来る状態であることを示す、演算処理装置３０からラ
イン７０及び７１を介して送信されるＣＰ ＳＴＡ
（１：００）浮動小数点状況信号とＣＰ ＤＡＴ（５：
００）浮動小数点データ信号とは、浮動小数点演算処理
装置３１がそれらを区別し得る様にするため、如何なる
演算コードにも対応していては成らないことが分かるで
あろう。

データ経路３６ 演算処理装置３０のデータ経路３６を第３Ａ図及び第３
Ｂ図と関連させて説明する。第３Ａ図を参照すると、デ
ータ経路３６は、ＣＰ０ないしＧＰ１４で示した１５個
の汎用レジスターの組と、ＴＥＭＰ０ないしＴＥＭＰ１
５で示した１６個の一次レジスター８１組と、Ｗ０ない
しＷ７として示した８個の作業レジスター８２の組とを
含む複数組のレジスターを含んでいる。また、データ経
路３６は算術論理ユニット８３を含んでおり、このユニ
ットは、ＡＬＵ制御回路８４からのＳＬＵ ＣＴＲＬ制
御信号の制御下で、幾つかの出所からのデータに算術演
算及び論理演算を行なう。ＡＬＵ制御回路８４は、下記
の通りに制御回路４０（第２図）から提供されるＡＬＵ
ＯＰ ＳＥＬ演算選択信号によって制御される（第３
Ｃ図）。算術論理ユニット８３において使われるデータ
は、レジスター８０，８１及び８２から、乗算及び除算
と関連して使用されるＱレジスター（図示せず）から、
演算処理装置３０、メモリー１１又は所要のデータがキ
ャッシュ内にある場合にはキャッシュ３５内の色々なレ
ジスターから、並びに当該技術分野において周知されて
いる様に該データ処理システム内の他の出所から、提供
される。

算術論理ユニット８３は、処理するべきデータを二つの
入力端子、即ちＡ ＩＮ入力端子及びＢ ＩＮ入力端
子、を通して受信し、制御マイクロワードからのＡＬＵ
ＣＴＲＬ制御信号に従って該データを処理し、処理済
データをＷ ＯＵＴライト出力端子を通して送出する。
入力データの出所は全てワイヤードＯＲ構成でＡ ＩＮ
及びＢ ＩＮ入力端子に接続されている。制御回路４０
（第１図）からの制御マイクロワードは、Ａ ＩＮ及び
Ｂ ＩＮ入力端子に実際に送信れれるべきデータの出所
と、処理済デターが格納される格納場所とを決定する。
即ち、一実施例においては、Ａ ＩＮ入力端子へのデー
タの出所は、組８０，８１及び８２内のレジスターの全
てと、演算処理装置内の選択された雑多なレジスター
と、メモリー１１又はキャッシュ３５を含む。一方、Ｂ
ＩＮ入力端子へのデータの出所は、組８２のレジスタ
ーと、選択された他の雑多な演算処理装置レジスターと
のみを含む。処理済データは、若しそうでなければデー
タの出所となるかも知れない如何なる場所にも書き込む
事が出来る。

従って、汎用レジスター８０は二組の制御信号、即ち一
組のＡ ＩＮ ＧＰＲ“Ａ”イネーブル汎用レジスター
制御信号と、一組のＷ ＥＮ ＧＰＲライトイネーブル
汎用レジスター制御信号とを受信する。演算論理ユニッ
ト８３のＡ ＩＮ入力が汎用レジスターの内容を受信す
るべき場合には、その汎用レジスターの内容が算術論理
ユニット８３のＡ ＩＮ入力端子に送信されることを可
能にするＡ ＩＮ ＧＰＲ“Ａ”イネーブル汎用レジス
ター制御信号のうちの対応する一つが主張される。同様
に、算術論理ユニント８３の出力が汎用レジスター８０
の一つにロードされるべき場合には、その汎用レジスタ
ーに対応する一つのＷ ＥＮ ＧＰＲライトイネーブル
汎用レジスター制御信号が主張される。

一時レジスターの組８１と作業レシスターの組８２とは
同様の制御信号を受信する。即ち、一時レジスターの組
８１は、選択された一時レジスターの内容が算術論理ユ
ニット８３のＡ ＩＮ入力端子へ送られることを可能に
するための一組のA EN TEMP“Ａ”イネーブル一時制御
信号を受信する。また、一組のW EN TEMPライトイネー
ブル一時制御信号は、算術論理ユニット８３のＷ ＯＵ
Ｔ出力端子からの処理済データが一時レジスターの組８
１内の選択された一時レジスターに格納されることを可
能にする。

作業レジスターの組８２は、選択された作業レジスター
の内容がＡ ＩＮ及びＢ ＩＮ入力端子にそれぞれ転送
されることを可能にするための一組のＡ ＥＮ ＷＲ
“Ａ”及びA EN WR“Ｂ”イネーブル作業レジスター制
御信号を受信する。また、作業レジスターの組８２は、
算術論理ユニント８３からの処理済データが選択された
作業レジスターに格納されることを可能にするための一
組のＷ ＥＮ ＷＲライトイネーブル作業レジスター制
御信号を受信する。算術論理ユニット８３のＡ ＩＮ及
びＢ ＩＮ入力端子及び処理済データを格納することの
出来る格納場所へのデータの他の出所のために同様の制
御信号（図示せず）が発生される。

第３Ｂ図は、第３Ａ図に示した色々なレジスター制御信
号と、図示しない他の制御信号とを発生させる回路の論
理図である。初めに、制御マイクロワードは、算術論理
ユニット８３のＡ ＩＮ及びＢ ＩＮ入力端子へ転送さ
れる信号の出所を制御する信号と、Ｗ ＯＵＴ出力端子
からの信号の宛先を制御する信号とを定義する三つのフ
ィールドを含んでいる。即ち、制御信号マイクロワード
は、Ａ ＳＥＬ（５：０）“Ａ”選択制御信号と、Ｂ
ＳＥＬ（３：０）“Ｂ”選択制御信号、及びＤＥＳＴ
（１：０）宛先（即ち、ライト）選択制御信号とを定義
するフィールドを含む。

制御回路４０（第１図）は、新しい指令の処理を開始す
る時ＮＥＷ ＩＮＳＴ新指令信号を主張し、各オペラン
ド・スペシファイアーの復号を開始する時にはＮＸＴ
ＳＰＣクネスト・スペシファイアー信号を主張する。第
３Ｂ図を参照するに、制御回路４０からのＮＥＷ ＩＮ
ＳＴ新指令信号に応答して、カウンタ８５が初期化され
る。オペランド・スペシファイアーが復号される毎に、
制御回路はＮＸＴ ＳＰＣネクスト・スペシファイアー
信号を主張し、該カウンタのカウント動作を可能にす
る。カウンタ８５は、復号されているオペランド・スペ
シファイアーを識別する二進化信号ＳＮスペシファイア
ー数を発生させる。

該ＳＮスペシファイアー数信号に応答して、二つのデコ
ーダ ８６及び８７がそれぞれ出力信号ＷＸ ＥＮ Ｗ
ＳＮ（Ｘはカウンタ８５から信号が発生される順に０，
２，４，７，３，１である）及びＷＸ ＥＮ ＷＳＮ＋
１（Ｘは１，３，５，０，４，２である）を発生させ
る。一般に、オペランドは、デジタルデータ処理システ
ムで算術演算又は論理演算が為される前にデジタルデー
タ処理システム以外のどこかから作業レジスター８２内
に転送され、ＷＸ ＥＮ ＷＳＮ及びＷＸ ＥＮ ＷＳ
Ｎ＋１信号は、オペランドがそれぞれの作業レジスター
にロードされる順番に関連する。しかし、一作業レジス
ターが提供し得るより多いスペースをデータ項目が必要
とする場合には、その一部はＷＸ ＥＮ ＷＳＮ信号に
より特定される作業レジスターにロードされ、残りはＷ
Ｘ ＥＮ ＷＳＮ＋１で特定される作業レジスターにロ
ードされる。

例えば、或る指令を実行している再に各オペランドが単
一の作業レジスターに納まるならば、第１オペランドは
作業レジスター８２のレジスター０に転送され、第２オ
ペランドはレジスター２に、第３オペランドはレジスタ
ー４に転送されるなど、デコーダ８６により特定される
順序で転送される。本書記載の特定の実施例では最大６
個のオペランドが指令実行に使用される。若し各オペラ
ンドが二つの作業レジスターを必要とするならば、第１
オペランドはデコーダ８６により決定されるレジスター
０と、デコーダ８７により決定されるレジスター１とに
転送される。

デコーダ９０はＡ ＳＥＬ（５：００）“Ａ”選択制御
信号を受信し、該制御信号の符号付けに応答して数箇の
Ａ ＥＮ ＸＸイネーブリング信号（ＸＸはＧＰＲ０−
１４、TEMPO-TEMP１５、Ｗ０−Ｗ７、ＷＳＮ ＷＳＮ＋
１、及びＯＴＨＥＲを指す。ここで“ＯＴＨＥＲ”は、
前述のＱレジスターを含む、演算処理装置３０内の他の
選択されたレジスターに関する）を発生させる。同様
に、デコーダ９１はＢ ＳＥＬ（３：０）“Ｂ”選択制
御信号を受信し、該制御信号の符号づけに応じて数箇の
Ｂ ＥＮ ＸＸイネーブリング信号（ＸＸはＷ０−Ｗ
７、ＷＳＮ、ＷＳＮ＋１、及びＯＴＨＥＲを指す。ここ
でＯＴＨＥＲは演算処理装置３０内の選択された他のレ
ジスターに関する）をそれぞれの出力信号ラインに発生
させる。

Ａ ＥＮ ＷＳＮイネーブリング信号は、デコーダ９０
からのＷＸ ＥＮ ＷＳＮイネーブルライトスペシフィ
アー数信号をゲート制御する一組のゲート・ドライバー
１００に中継され、それらが、デコーダ９０からのＡ
ＥＮ ＷＸ信号（Ｘは０，２，４，７，３及び１であ
る）を運ぶそれぞれの信号ラインに中継されることを許
す。斯くして、若しＡ ＳＥＬ（５：００）“Ａ”選択
信号に応答してデコーダ９０がＡ ＥＮ ＷＳＮイネー
ブル作業レジスタースペシフィアー数信号を主張すれ
ば、ドライバー100は、その時デコーダ８６により主張
されているＷ Ｘ ＥＮ ＷＳＮ信号を運ぶ信号ライン
を付勢する。ゲート・ドライバー１０１は、Ａ ＥＮ
ＷＳＮ＋１信号により制御され、デコーダ８７により発
生されたＷＸ ＥＮ ＷＳＮ＋１信号に対して同じこと
を行なう。また、ゲート・ドライバー１０２及び１０３
は、Ｂ ＥＮ ＷＳＮ及びＢ ＥＮ ＷＳＮ＋１イネー
ブリングにより制御され、Ｂ ＥＮ Ｗ０−Ｂ ＥＮ
Ｗ７と関連してＷＸ ＥＮ ＷＳＮ及びＷＸ ＥＮ Ｗ
ＳＮ＋１信号に対して同じことを行なう。

また、デコーダ９０及び９１及びドライバー１０−１０
３からの出力信号はラッチ９２及び９３に中継される。
ラッチ９２及び９３は、Ａ ＬＴＨ ＨＯＬＤ及びＢ
ＬＴＨ ＨＯＬＤラッチホールド信号が否定される時に
は入力信号の状態をそれぞれの出力端子に中継し、Ａ
ＬＴＨ ＨＯＬＤ及びB LTH HOLDラッチホールド信号が
主張される時にはそれぞれの信号ラインの状態をラッチ
する。制御回路４０は、それぞれの信号ライン上の信号
が色々なＷ ＥＮ ＸＸライトイネーブリング信号を発
生させるのに使用するために安定となった時Ａ ＬＴＨ
ＨＯＬＤ及びＢ ＬＴＨ ＨＯＬＤラッチホールド信
号を主張するので、制御回路は新しい制御マイクロイン
ストラクションを発生させ使用する事が出来ることとな
り、さもなければデコーダ９０及び９１の出力を変化さ
せ信号ライン上の信号を変化させる。

ラッチ９２及び９３にラッチされた信号はマルチプレク
サ104の入力端子のそれぞれの組に中継される。また、
マルチプレクサ１０４は、デコーダ８６からのＷＳ Ｅ
Ｎ ＷＳＮ信号を受信する入力端子の第３の組と、否定
されるレベルの信号を受信する入力端子の第４の組とを
有する。選択された入力端子の組が制御回路４０からの
ＤＥＳＴ（１：０）宛先信号を受信し、該ＤＥＳＴ
（１：０）宛先信号は制御マイクロインストラクション
から由来する。二つのＤＥＳＴ（１：０）宛先信号は４
組の入力信号のうちから出力に中継されるべき一組を選
択し、所要のＷ ＥＮ ＸＸ（ＸＸはＧＰＲ、ＴＥＭ
Ｐ、ＷＲ、及びＯＴＨＥＲを指す）ライトイネーブリン
グ信号を提供する。従って、二つのＤＥＳＴ（１：０）
宛先信号に応じてライトイネーブリング信号が選択され
るが、これは、さもなければ処理済データの多数の宛先
を選択するのに必要とされるより遥かに少ない信号であ
る。

上記した如く、算術論理ユニット８３（第３Ａ図）によ
って為される演算はＡＬＵ制御回路８４からのＡＬＵ
ＣＴＲＬ信号により制御され、該回路８４は、演算処理
装置３０の制御回路４０（第１Ｂ図）からのＡＬＵ Ｏ
Ｐ ＳＥＬ演算選択信号により制御される。第３Ｃ図を
参照するに、ＡＬＵ制御回路８４は、ALU ＯＰ ＳＥ
Ｌ演算選択信号に応答してＡＬＵ ＣＴＲＬ ＣＯＤＥ
制御コード信号を発生させるプログラマブル・論理アレ
イ回路から成るデコーダ８５を含む。また、デコーダ８
６は、ＡＬＵ ＯＰ ＳＥＬ演算選択信号を受信して、
ＡＬＵ ＯＰ ＳＥＬ演算選択信号の符号づけに応じて
ＭＵＬ乗算信号又はＤＩＶ除算信号を発生させる。

背景として、算術論理回路８３は直接に乗算又は除算を
行なわないので、一つの特別の実施例では、プログラム
指令により特定された時には既知の順次加算シフト乗算
アルゴリズムの実施により乗算を行なう。同実施例は、
プログラム指令により特定された時には、既知の順次シ
フト−減算／加算・非復元型除算アルゴリズムの実施に
より除算を行なう。

該乗算アルゴリズムにおいては、制御回路４０は、算術
論理ユニット８３が加算又は通過演算（通過演算におい
ては、該算術論理ユニットの一入力端子のデータ信号が
出力端子に送られる）を行なうことを可能にする一連の
ＡＵＬ ＯＰ ＳＥＬ演算選択信号を発生させ、その結
果は前述のＱレジスター（図示せず）に格納される。該
除算アルゴリズムにおいては、ALU OP SEL演算選択信号
は、算術論理ユニット８３が加算又は減算を行なうこと
を可能にし、その結果もＱレジスーに格納される。

どの演算が為されるべきか、即ち、乗算プログラム指令
に対して加算又は通過演算を行なうべきか、除算プログ
ラム指令に対して加算又は減算を行なうべきか、という
ことは、シリーズ中の先の演算の結果の一部に基づく。

先の演算の結果が決定された後までの、制御回路４０の
（第１Ｂ図）によるＡＬＵ ＯＰ ＳＥＬ演算選択信号
の発生の遅延を防止するために、ＡＬＵ制御回路８４
は、ＡＬＵ ＯＰ ＳＥＬ演算選択信号かＭＵＬ又はＤ
ＩＶ演算を特定するならばALU CTRL制御信号のうちの少
なくともいくつかを発生させる回路を包含している。デ
コーダ８５はこれらの信号のうちのいくつかを発生させ
て、それらをＡＬＵ ＣＴＲＬ ＣＯＤＥ制御コード信
号として送信し、該信号はマルチプレクサ８８の一入力
に中継され、その出力信号は、算術論理ユニット８３を
制御するALU CTRL制御信号を構成する。

マルチプレクサ８８の第２入力はＰＲＥＳＥＴ ＣＴＲ
Ｌ ＣＯＤＥプリセット制御コード信号を受信する。先
の段落に関して、乗算及び除算が共に加算ステップを含
むので、ＰＲＥＳＥＴ ＣＴＲＬ ＣＯＤＥプリセット
制御コード信号は加算演算を特定する。若しＡＬＵ Ｏ
Ｐ ＳＥＬ信号がＭＵＬ演算を特定するならば、ＡＬＵ
ＣＴＲＬ ＣＯＤＥコード信号は算術論理ユニットの
通過機能を特定する。一方、若しＡＬＵ ＯＰ ＳＥＬ
演算選択信号がＤＩＶ除算を特定するならば、ＡＬＵ
ＣＴＲＬ ＣＯＤＥ制御コード信号は減算を特定する。

第２デコーダ８６も制御回路４０（第１Ｂ図）からＡＬ
Ｕ ＯＰ ＳＥＬ演算選択信号を受信し、それらがＭＵ
Ｌ乗算を特定する時にはＭＵＬ乗算信号を主張し、それ
らがＤＩＶ除算を特定することにはＤＩＶ除算信号を主
張する。ＭＵＬ乗算及びＤＩＶ除算信号は、マルチプレ
クサ制御回路８７を制御し、該回路８７は、当該技術分
野において既知の如くに、為されるべき演算を決定する
先の結果の一部分を表わすＲＥＳＵＬＴＳ信号を他の回
路から受信する。該ＲＥＳＵＬＴＳ信号、及びデコーダ
８６からのＭＵＬ乗算及びＤＩＶ除算信号に応答して、
マルチプレクサ制御回路８７は、マルチプレクサ８８を
制御するＭＵＸ ＳＥＬマルチプレクサ選択信号を発生
させる。

詳しく述べると、若しデコーダ８６がＭＵＬ乗算信号を
発生させ且つＲＥＳＵＬＴＳ信号が加算を実行するべき
旨を表わしているならば、マルチプレクサ制御回路８７
はＭＵＸ ＳＥＬマルチプレクサ選択信号を発生させる
が、該信号は、ＰＲＥＳＥＴ ＣＴＲＬ ＣＯＤＥプリ
セット制御コード信号を算術論理ユニット８３に中継し
て該ユニットが加算を行なうことを可能にする。同様
に、若しデコーダ８６がＤＩＶ除算信号を発生させ且つ
ＲＥＳＵＬＴＳ信号が加算を実行するべき旨を表わして
いるならば、ＰＲＥＳＥＴ ＣＴＲＬ ＣＯＤＥプリセ
ット制御コード信号を算術論理ユニット８３に中継して
該ユニットが加算を実行することを可能にするＭＵＸ
ＳＥＬマルチプレクサ選択信号が発生させられる。

一方、（１）デコーダ８６がＭＵＬ乗算信号を発生させ
且つＲＥＳＵＬＴＳ信号が通過演算を実行するべき旨を
示しているか、又は（２）デコーダ８６がＤＩＶ除算信
号を発生させ且つRESULTS信号が減算を実行するべき旨
を示していれば、ＭＵＸ ＳＥＬマルチプレクサ選択信
号は、マルチプレクサ８８がデコーダ８５からのＡＬＵ
ＣＴＲＬ ＣＯＤＥ信号を、算術論理ユニット８３を
制御するＡＬＵ ＣＴＲＬ信号としてその出力に中継す
ることを可能にする。デコーダ８６がＭＵＬ乗算信号も
ＤＩＶ除算信号も発生させない時にも、ＭＵＬ ＳＥＬ
マルチプレクサ選択信号は、マルチプレクサ８８がデコ
ーダ８５からのＡＬＵ ＣＴＲＬＣＯＤＥ信号を算術論
理ユニット８３を制御するためのＡＬＵ ＣＴＲＬ制御
信号としてその出力に中継することを可能にする。

第３Ｃ図に示されている回路は、デコーダ８６、マルチ
プレクサ８８及びマルチプレクサ制御回路８７の適切な
選択により、先の演算の結果に完全に又は部分的に依存
する他の算術論理ユニット演算と関連して使用すること
も出来るものでなることが理解されよう。制御回路４０
は次の演算のためのＡＬＵ ＯＰ ＳＥＬ演算選択信号
を発生させる前に演算の結果が決定されるまで待ってい
る必要がないので、該回路は、算術論理演算間の時間を
短縮することを容易にするものである。

並進用突き合わせ検証回路 メモリー管理回路３７のバッファ２６０ ＣＰＵ１０（第１図）を含むシステムにおいて、各プロ
グラムがメモリースペース全体が割り当てられていると
考えられて仮想メモリー構成が使われているが、それは
メモリー１１が提供する物理的メモリースペースより大
きいことがある。演算処理装置３０が仮想メモリースペ
ース内の特定の場所にアクセスしなければならない時、
仮想のメモリースペースの所要の部分は必要に応じて物
理的メモリー１１内にシフトされまたは該メモリー内か
ら外へシフトされ、物理的メモリー１１内に無い仮想メ
モリースペースは大量記憶装置（代表的にはディスク格
納ユニット）に格納される。

演算処理装置３０の一部、即ちメモリー管理回路３７
は、メモリー１１内に格納されている並進ページテーブ
ル（図示せず）上の記入項目を使って、“仮想上のアド
レス”と称する仮想メモリースペース内のアドレスと、
物理的メモリー１１内の動物的アドレスとの間で並進を
行なわせる。仮想メモリーを備えたシステムにおける仮
想アドレスから物理的アドレスへの並進の手順は周知さ
れているので、ここでは説明しない。

仮想アドレスから物理的アドレスへの並進を高速化する
ために、メモリー管理回路３７は、並進と関連して最近
に使用された選択された数のページテーブル項目を格納
する並進バッファ２６０を含む。並進バッファ２６０の
回路はブロック図の形で第４Ａ図に示されており、並進
バッファ２６０のより詳しい論理図は第４Ｂ−１図及び
第４Ｂ−２図に示されている。

第４Ａ図を参照するに、並進バッファ２６０は、仮想ア
ドレスの高位部分を格納する複数の項目を有する内容ア
ドレス可能メモリー１１０と、ヒットバッファ１１１
と、ページフレーム数格納回路１１２とを含んでいる。
仮想アドレスの高位部分は仮想メモリースペースにおけ
る“ページ”を特定するが、ページは所定数の連続する
格納場所を有する。ページフレーム数格納回路は内容ア
ドレス可能メモリーと同数の項目を包含している。ペー
ジフレーム数回路の各項目は、内容アドレス可能メモリ
ーの一項目と関連しており、内容アドレス可能メモリー
内の仮想アドレスの高位部分に対応する物理的アドレス
の高位部分又はページフレーム数を格納する。一実施例
においては、内容アドレス可能メモリー及びページフレ
ーム数格納回路は共に２８個の項目を包含する。

並進バッファ２６０は保護論理回路１１３も含んでお
り、この回路も２８個の項目を含み、その各々が内容ア
ドレス可能メモリーの一つの項目と関連している。保護
論理回路の各項目は、内容アドレス可能メモリー１１０
内の対応する項目の内容によって特定される格納場所の
内容に対するプログラムのアクセス権を表わす復号され
た保護コードを格納する。

また、並進バッファ２６０は、４組のフラグ、即ち、
「ＮＵＬ最後に使われなかったフラグ」の組１１４、
「ＴＢ．Ｖ並進バッファ２６０妥当フラグ」の組１１
５、「ＰＴＥ．Ｖページテーブル項目妥当フラグ」の組
１１６、及び「ＰＴＥ．Ｍページテーブル項目修正フラ
グ」の組１１７と、を有する。内容アドレス可能メモリ
ー１１０内の各項目は、組１１４の「ＮＵＬ最後に使わ
れなかったフラグ」の一つ、組１１５の「ＴＢ．Ｖ並進
バッファ２６０妥当フラグ」の一つ、組１１６の「ＰＴ
Ｅ．Ｖページテーブル項目妥当フラグ」の一つ、及び組
１１７の「ＰＴＥ．Ｍページテーブル項目修正フラグ」
の一つと関連している。「ＮＵＬ最後に使われなかった
フラグ」の組１１４及び「ＴＢ．Ｖ並進バッファ２６０
妥当フラグ」の組１１５は、並進バッファの動作を制御
するために使われる。特に、ＮＬＵフラグの組１１４
は、新しいページテーブル項目がメモリー１１から受信
された時などにおける並進バッファ２６０内の項目の置
換と関連して使用される。直前に使われなかった並進バ
ッファ２６０項目のフラグがセットされ、それを新しい
項目と置換する事が出来る。「ＴＢ．Ｖ並進バッファ２
６０妥当フラグ」は、内容アドレス可能メモリー110及
びページフレーム数回路１１２内の対応する項目が妥当
であること、即ちそれらを使用し得ること、を示す。

残りのフラグは、メモリー１１から検索されるページテ
ーブル項目の一部を形成する・「ＰＴＥ．Ｖページテー
ブル項目妥当フラグ」１１６は、対応するページテーブ
ル項目が妥当で使用し得るか否かを示す。「ＰＴＥ．Ｍ
ページテーブル項目修正フラグ」１１７は、対応するペ
ージが修正されたか否かを示す；若し或るページが、物
理的メモリー１１内の場所が仮想アドレススペース内の
他のページきために使われた時に修正されていなけれ
ば、それはディスク又はテープに格納されない。

演算処理装置３０（第１図）は、特定の仮想アドレスを
使ってメモリーにアクセスする時、最初に、並進バッフ
ァ２６０がその仮想アドレスの高位部分に対応する項目
を内容アドレス可能メモリー１１０内に有するか否かを
判定する。Ａ ＶＡ ＳＲＣＥ仮想アドレスソース信号
は、仮想アドレスの高位部分を表わすが、該信号は内容
アドレス可能メモリー１１０に送られる。若し内容アド
レス可能メモリー１１０の或る項目がＶＡ ＳＲＣＥ仮
想アドレスソース信号に対応し、且つ「ＴＢ．Ｖ並進バ
ッファ２６０妥当フラグ」の組１１５内の関連するフラ
グがセットされた状態となっていて該項目が妥当である
ことを示していれば、ＰＥＴ ＨＩＴ（２７：０）ペー
ジテーブル項目ヒット信号のうちの対応する一つがライ
ン１１３に主張される。ヒットバッファ１１１はＰＴＥ
ＨＩＴ（２７：０）ページテーブル項目ヒット信号を
緩衝して、それらを内部タイミング信号に応答して調時
する。若しＰＴＥ ＨＩＴ（２７：０）ページテーブル
項目ヒット信号の一つが適切な時に主張されれば、対応
するＨＩＴ ＳＥＬ（２７：０）ヒット選択信号が主張
される。ＨＩＴ ＳＥＬ（２７：０）ヒット選択信号の
うちの選択された一つは、ページフレーム数格納回路１
１２の２８個の項目のうちの対応する一つが内部バス３
４に転送されることを可能にする。

並進バッファ２６０は、保護論理回路１１３も含んでお
り、該回路１１３は、２８項目を含み、その各々は、ペ
ージフレーム数格納回路１１２の対応する項目のページ
フレーム数により特定されるページの内容へのプログラ
ムのアクセス権を表わすビットを、復号された形で、格
納する。各ペーシテーブル項目は、ページフレーム数回
路１１２に格納されているページフレーム数に加えて、
演算処理装置３０が動作している、読み出し又は書き込
み動作のために該ページにアクセス出来る最低動作保護
レベルモードを特定する保護フィルードを包含してい
る。デコーダ１２０は、該保護フィールドを受信して、
復号済保護フィールドビットを発生させ、該ビットは、
内容アドレス可能メモター１１０及びページフレーム数
回路１１２の対応する項目が第４Ａ図に示した並進バッ
ファ２６０にロードされる時に保護論理回路に格納され
る。

詳しく述べると、一実施例は（特権の低下する順に）核
（Ｋ）、管理（Ｅ）、監視（Ｓ）及びユーザー（Ｕ）と
称される四つの動作保護レベルモードを設ける。演算処
理装置３０が動作特権レベルモードで作動している時に
読み出し又は書き込み動作で或るページにアクセス出来
るならば、演算処理装置３０がより高い動作特権レベル
モードで動作している時に同じ読み出し又は書き込み動
作のためにアクセスする事が出来る。その実施例では、
保護論理回路１１３へ格納されるべき、ページテーブル
項目の符号化された保護値と、デコーダ回路１２０によ
り生成された対応する復号済ビットの値とは、次の通り
である。： 復号された値は８ビットのコードを表わしており、左側
の４ビットは、関連するページフレーム数により特定さ
れる場所から読み出しを行なうことの出来る動作特権レ
ベルモードを表わし、右側のビットは関連するページフ
レーム数により特定される場所に書き込みを行なうこと
の出来る動作特権レベルモードを表わしていることが理
解されるであろう。各４ビットのグループの中で、ビッ
トは動作特権レベルモードの一つに関連づけられてい
る。詳しく述べると、各４ビットのグループ内で、各ビ
ットは、左から右へ、特権が低下してゆく動作特権レベ
ルモードに関連づけられている。

第４Ａ図に示されている並進バッファ２６０が仮想アド
レスを物理的アドレスへ並進ないし翻訳するのに使われ
ている時、ＶＡＳＲＣＥ仮想アドレスソース信号の内容
アドレス可能メモリーへの送信と同時に、他のデコーダ
１２１は、ＣＵＲ ＭＯＤＥ現行特権レベルモード信
号、若し動作が読み出し動作ならば主張ＲＤリード信
号、又は若し動作が書き込み動作であれば主張ＷＲＴラ
イト信号を受信する。ＣＵＲ ＭＯＤＥ現行モード信号
は、演算処理装置３０が動作している現行の保護レベル
動作モードを特定する。

これに応じて、デコーダ１２１は現行動作保護レベルモ
ードと共に現行の読み出し又は書き込み動作を特定する
８個のP CODE（７：０）保護コード信号の一つを対応す
る信号ライン１２２上に主張する。即ち、下記の通り
に、Ｐ ＣＯＤＥ（７：０）保護コード信号の四つの高
位信号の各々は、読み出し動作と関連して四つの動作保
護レベルモードと関連しており、四つの低位信号は書き
込み動作と関連して四つの動作保護レベルモードの一つ
と関連している。

保護論理回路はＰ ＣＯＤＥ（７：０）信号を保護論理
１１３の内容と比較する。若し主張されたＰ ＣＯＤＥ
（７：０）保護コード信号が、保護論理１１３の項目に
格納されている復号済保護フィールド内の少なくとも一
組のビットに対応するならば、ＡＣＣＥＳＳ（２７：
Ｏ）アクセス信号の一つが、該項目と関連するライン１
２３の一つの上に主張される。一方、若し主張されたＰ
ＣＯＤＥ（７：０）保護コード信号が一項目内の復号
済保護フィールドの少なくとも一組のビットに対応しな
ければ、いずれのＡＣＣＥＳＳ（２７：０）アクセス信
号も主張されてい。

ＡＣＣＥＳＳ（２７：０）アクセス信号は、対応するＨ
ＩＴ ＳＥＬ（２７：０）ヒット選択信号とＡＮＤ論理
演算されてＮＯＳＴＡＬＬ（２７：０）信号を発生させ
るが、その各々は並進バッファの項目の一つと関連して
いる。演算処理装置３０は、ＮＯＳＴＡＬＬ（２７：
０）信号を使って、並進バッファ２６０が所要のページ
フレーム数を包含しているか否か判定し、更に、若し包
含していれば、該演算処理装置が不十分な動作特権レベ
ルモードでメモリー１１の或るページに対して読み出し
又は書き込み動作を行なおうとしているのか否か判定す
る。若しNO STALL（２７：０）信号の少なくとも一つが
主張されれば、並進バッファ２６０項目は所要のページ
フレーム数を包含しており、演算処理装置３０は所要の
動作特権レベルモードを持っている。

第４Ｂ−１図及び４Ｂ−２図は、第４Ａ図に示された並
進ウバッファ２６０の色々な回路の一つの項目の部分の
詳細な論理図である。詳しく述べると、内容アドレス可
能メモリー１１０、ページフレーム数回路１１２、及び
保護論理１１３は複数の同一の論理記憶セルを含んでお
り、各セルは関連する高位仮想アドレス、ページフレー
ム数、及び復号済保護フィールドの一つのビットを格納
する。該セルは同一であるので、回路１１０，１１２及
び113の各々から唯一のセルのみを第４Ｂ−１図及び第
４Ｂ−２図に示す。

第４Ｂ−１図を参照するに、内容アドレス可能メモリー
１１０は、演算処理装置３０内の回路２５１（第１Ｂ
図）からVA SRCE高位仮想アドレスソース信号の一つ、
即ちＶＡ ＳＲＣＥ（Ｙ）信号を受信するライン１３２
に接続されたＣＡＭセル１３１を含む。回路２５１は、
下記の点を除いてＶＡ ＳＲＣＥ（Ｙ）信号とほぼ相補
的なＶＡ ＳＲＣＥ（Ｙ）ＣＯＭＰ信号をライン132Ａ
上に提供する。ＣＡＭセル１３１を含む項目内の他のＣ
ＡＭセルは他のＶＡ ＳＲＣＥ信号を並列に受信し、該
ＶＡ ＳＲＣＥ信号の全ては、内容アドレス可能メモリ
ー１１０（第４Ａ図）に送信される仮想アドレスの高位
部分全体を構成する。内容アドレス可能メモリー１１０
内の全項目はＶＡ ＳＲＣＥ仮想アドレスソース信号を
同時に受信する。

ＶＡ ＳＲＣＥ仮想アドレスソース信号は、二つの目的
のうちの一つのために、即ち、並進バッファの項目に書
き込みをするために、又はアドレス並進又は翻訳を得る
ために、内容アドレス可能メモリー１１０に向けること
が出来る。並進バッファの項目に書き込みをしている
間、演算処理装置３０内の他の回路は、仮想アドレスの
高位ビットをＶＡ ＳＲＣＥ仮想アドレスソース信号と
して送信し、書き込まれるべき並進バッファ２０６項目
と関連するＴＢＥ ＷＲＴ並進バッファ２６０項目書き
込み信号を主張する。これに応じて、セル１３１の通過
トランジスタ１３３及び１３３Ａがオン状態となり、ラ
イン１３２及び１３２Ａ上の信号を、インバータ１３４
及び１３５から成るフリップフロップへ中継する。若し
ライン１３２上のアドレスビットが主張されれば（且つ
そのライン１３２Ａ上の補数ビットが否定されれば）、
インバータ１３４の出力は低レベルでインバータ１３５
の出力は高レベルである。若しライン１３２上のアドレ
スビットが指定されれば、インバータ１３４の出力は高
レベルであり、インバータ１３５の出力は低レベルであ
る。

ページフレーム番号回路は、各々セル番号を含むエント
リー番号も含み、その一つのセル１４０は第４Ｂ−１図
に描かれる。ＴＢＥ ＷＲＴ変換バッファ２６０書込み
信号が、変換バッファ２６０エントリーへの書込み動作
を示して、入力されれば、パストランジスタ１４２はオ
ンして、プロセッサ３０内の他の回路からのライン１４
３上のＰＦＮ（Ｚ）ページフレーム番号（Ｚ）信号がイ
ンバータ１４４及び１４５よりなるフリップフロップへ
供給される。ＰＦＮ（Ｚ）信号の状態に応じたインバー
タ１４４及び１４５からの信号状態は、インバータ１３
４及び１３５からの信号状態と同様である。ＰＥＮ
（Ｚ）ページフレーム番号（Ｚ）信号は、セル１４１を
含むエントリー内に記憶された１ビットのページフレー
ム番号である。

同様に、保護ロジックは、各々複数のセルを含む複数の
エントリーを含み、その内セル１５１が第４Ｂ−２図に
描かれる。TBEＷＲＴ変換バッファ２６０書込み信号が
入力されれば、パストランジスタ１５２はオンし、デコ
ーダ回路１２０からのＰＲＯＴ ＤＥＣ（Ｗ）復号保護
コード信号がインバータ１５４及び１５５よりなるフリ
ップフロップへ供給される。ＰＲＯＴ ＤＥＣ（Ｗ）復
号保護信号の状態に応じたインバータ１５４及び１５５
の状態は、インバータ１３４及び１３５からの信号状態
と同様である。

ＰＴＥ．Ｖ及びＰＴＥ．Ｍページテーブルエントリーバ
リッド及び修飾フラッグ１１６及び１１７は、各々同様
の構造であるセル１６１及び１７１を含む。フラッグ１
１６はパストランジスタ１６２を含み、これは入力され
たＴＢＥ ＷＲＴ変換バッファ２６０エントリー書込み
信号によりオンされた時、プロセッサ３０内の他の回路
からのＰＴＥ．Ｖ ＷＲＴページテーブルエントリーバ
リッド書込み信号をインバータ１６４及び１６５からな
るフリップフロップに記憶させるために供給する。ま
た、フラッグ１１７はパストランジスタ１７２を含み、
これは入力されたＴＢＥ ＷＲＴ変換バッファエントリ
ー書込み信号によりオンされた時、ＰＴＥ．Ｍ ＷＲＴ
ページテーブルエントリー修飾書込み信号をインバータ
１６４及び１６５からなるフリップフロップに記憶させ
るために供給する。

ＮＬＵフラッグ１１４（第４Ａ図）は変換動作には関与
せず、第４Ｂ−１図及び第４Ｂ−２図には描かれない。
ＴＢ．Ｖ変換バッファ２６０バリッドフラッグは、ＰＴ
Ｅ．Ｖページテーブルエントリーフラッグと同様の構造
で、関連するものであり、これ以上議論されることはな
い。

上述の如く、第４Ｂ−１図及び第４Ｂ−２図に描かれた
回路も、仮想アドレスの物理的アドレスへの変換に関連
して使用される。以下において、仮想アドレスの高次部
分はセル１３１（第４Ｂ−１図）を含むエントリーに記
憶され、対応するページフレーム番号がセル１４１を含
むエントリーに記憶され、デコーダ１５１からの対応す
る復号保護フイールドビットはセル１５１を含むセルに
記憶され、対応するＰＴＥ．Ｖページテーブルエントリ
ーフラツグがページテーブルエントリーが有効であるこ
とを示すように調整されることとされる。

第４Ｂ−１図を参照して、変換の直前において、プリチ
ヤージ電圧がライン１４３、ＰＴＥ ＨＩＴ（Ｘ）ペー
ジテーブルエントリー信号を伝送するライン１８１及び
ＡＣＣＥＳＳ（Ｘ）アクセス信号を伝送する（第４Ａ図
のライン１２３に含まれる）ライン１８３に供給され、
両ラインは変換バッファ内で連結される。プリチヤージ
時間の間、仮想アドレスソース回路２５１（第１Ｂ図）
からのＶＡ ＳＲＣＥ（Ｙ）信号及びＶＡ ＳＲＣＥ
（Ｙ）ＣＯＭＰ信号の両方は、（低電圧状態において）
打ち消されて、トランジスタ１３６及び１３８をオフ
し、プリチヤージ動作の実行を許可する。また、低電圧
は、エントリーにも連結されるHITＳＥＬ（Ｘ）ヒット
セレクト信号を伝送するライン１８２に供給される。ラ
イン１８１は連想記憶メモリ１１０の一つのエントリー
内の全てのセル１３１に接続され、ライン１８２はペー
ジフレーム番号回路１１２の連結されたエントリー内の
全てのセル141に接続され、ライン１８３は保護ロジッ
ク回路１１３の連結されたエントリー内の全てのセル１
５１に接続される。

ラインがプリチャージされた後、プロセッサ３０内の他
の回路はＶＡ ＳＲＣＥ仮想アドレスソース信号を連想
記憶メモリ110（第４Ａ図）へ伝送する。セル１３１
は、ライン１３２上の信号状態とインバータ１３４及び
１３５の状態とを比較するトランジスタ１３６から１３
９よりなり、エントリーが書込まれた時に既にラッチさ
れたライン１３２上の信号状態を示すコンパレータを含
む。即ち、インバータ１３４及び１３５よりなるフリッ
プフロップによってラッチされたＶＡ ＳＲＣＥ（Ｙ）
仮想アドレスソース信号が既に入力されていたならば、
インバータ１３４の出力はローとなり、インバータ１３
５の出力はハイとなる。このため、インバータ１３４は
トランジスタ１３９をオフし、インバータ１３５はトラ
ンジスタ１３７をオンする。ＶＡ ＳＲＣＥ（Ｙ）信号
が現在入力されるならば、トランジスタ１３８はオン
し、インバータ１４０はトランジスタ１３６をオフす
る。トランジスタ１３６及び１３９がオフされているた
め、ライン１８１及び接地間には電流経路は無い。この
ため、ラインは、プリチャージ電圧レベルのままとな
る。

同様に、インバータ１３４及び１３５よりなるフリップ
フロップによってラッチされたＶＡ ＳＲＣＥ（Ｙ）仮
想アドレスソース信号が既に打ち消されていたならば、
インバータ１３４の出力はハイとなり、インバータ１３
５の出力はローとなる。このため、インバータ１３４は
トランジスタ１３９をオンし、インバータ１３５はトラ
ンジスタ１３７をオフする。変換の間VA SRCE（Ｙ）信
号が現在打ち消されるならば、トランジスタ１３８はオ
フし、インバータ１４０はトランジスタ１３６をオンす
る。トランジスタ１３７及び１３８がオフされているた
め、ライン１８１及び接地間には電流経路は無い。この
状態では、ライン１８１もまた、プリチャージ電圧レベ
ルのままとなる。

インバータ１３４及び１３５よりなるフリップフロップ
によってラッチされたＶＡ ＳＲＣＥ（Ｙ）仮想アドレ
スソース信号が既に入力されていたならば、トランジス
タ１３９はオフとなり、トランジスタ１３７はオンとな
る。変換中、ＶＡ ＳＲＣＥ（Ｙ）信号が現在打ち消さ
れているならば、トランジスタ１３８はオフとなり、ト
ランジスタ１３６はオンとなる。これにより、電流経路
がトランジスタ１３６及び１３７を介してライン１８１
及び接地間に存在し、それでライン１８１上の電圧が接
地電圧レベルに低減される。もし以前にラッチされたＶ
Ａ ＳＲＣＥ（Ｙ）仮想アドレスソース信号が打ち消さ
れ、変換中に入力されているならば、電流経路がトラン
ジスタ１３８及び１３９を介してライン１８１及び接地
間に存在し、そのためライン１８１上の電圧はまた接地
電圧レベルに低減される。

従って、もし変換中のＶＡ ＳＣＲＥ（Ｙ）仮想アドレ
スソース信号の状態がエントリー書込み時のものと同一
であるならば、セル１３１はライン１８１を接地電圧レ
ベルから分離して、プリチャージ電圧レベルに保つ。即
ち、セル１３１において２状態が同一ならば、セルはＰ
ＴＥ ＨＩＴ（Ｘ）ページテーブルエントリーヒット信
号が入力されるのを許可する。他方、２状態が異なれ
ば、ライン１８１は低電圧レベルに引き下げられる。即
ち、ＰＴＥ ＨＩＴ（Ｘ）ページテーブルエントリーヒ
ット信号が打ち消される。連想記憶メモリ１１０のエン
トリー内の全てのセル１３１がライン１８１に接続され
ているならば、入力されるPTEＨＩＴ（Ｘ）ページテー
ブルエントリーヒット信号のために、状態はそれらの全
てにマッチしなければならない。

ＰＴＥ ＨＩＴ（Ｘ）信号が入力されると、ヒットバッ
ファ１１１内のトランジスタ１８４はオンされる。ＰＨ
２フェース２クロック信号が次ぎに入力される時、トラ
ンジスタ１８５もオンされ、効果的にライン１８３は正
電圧供給Ｖ_ddに接続される。入力されたＨＩＴ ＳＥＬ
（Ｘ）ヒットセレクト信号は、ページフレーム番号回路
１１２内のセル１４１中のトランジスタ１８６をオンし
て、セル１４１に記憶されたページフレーム番号のビッ
ト状態を示すバッファトランジスタ１８７の出力をライ
ン１４３に供給する。出力は、アンプ１９０によって増
幅されてバス３４の一ラインに供給される。

バッファトランジスタ１８７の出力は、セル１４１に記
憶されたページフレーム番号のビット状態を示す。即
ち、ビットが打ち消されれば、インバータ１４４はトラ
ンジスタ１８７をオンする。ＨＩＴ ＳＥＬ（Ｘ）ヒッ
トセレクト信号がオンされているトランジスタ１８７に
入力される時、電流経路はライン１４３からトランジス
タ１８６及び１８７を介して接地側に形成され、ＰＦＮ
（Ｙ）ページフレーム番号（ビットｙ）信号を無効とす
る。他方、以前に記憶されたビットが入力されると、イ
ンバータ１４４はトランジスタ１８７をオフし、その結
果、例えトランジスタ１８６がオンしても、プリチャー
ジライン１４３は高電圧レベルに維持され、ＰＦＮ
（Ｙ）信号は入力される。

一時的に、ＶＡ ＳＲＣＥ仮想アドレスソース信号の連
想記憶メモリへの伝送に伴って、デコーダ１２１は、Ｐ
ＣＯＤＥ（７：０）保護コード信号を保護ロジック１
１３へ伝送する。上記の如く、一実施例においてＰ Ｃ
ＯＤＥ（７：０）保護コード信号の内の一つが入力され
て、プロセッサ及び起こるべき（書込み又は読出し）処
理の電流保護レベルモードを確定する。他のＰ ＣＯＤ
Ｅ（７：０）保護コード信号は無視される。

第４Ｂ−２図を参照して、保護ロジック１１３内のセル
１５１は、セルから伝送されるＰ ＣＯＤＥ（Ｚ）保護
コード信号によって制御されるトランジスタ１５６、及
びインバータ１５４及び１５５からなるフリップフロッ
プによって制御されるトランジスタ１５７を含む。２つ
のトランジスタ１５６及び１５７は、エントリーと連結
するＡＣＣＥＳＳ（Ｘ）アクセス信号を伝送するライン
１８３間に直列に接続される。

トランジスタ１５７の状態、即ち、それがオン又はオフ
されているかは、インバータ１５４の出力により、この
出力はまたエントリーが最後に書込まれた時のＰＲＯＴ
ＤＥＣ（Ｗ）保護復号信号の状態に応じている。即
ち、ＰＲＯＴ ＤＥＣ（Ｗ）保護復号信号が入力される
と、インバータ１５４からの出力信号は打ち消され、ト
ランジスタ１５７はオフされる。他方、PROT DEC（Ｗ）
保護復号信号が打ち消されると、インバータ１５４から
の出力信号が入力され、トランジスタ１５７はオンされ
る。

同様に、トランジスタ１５６の状態はＰ ＣＯＤＥ
（Ｚ）保護コード信号の状態に応ずる。Ｐ ＣＯＤＥ
（Ｚ）保護コード信号が入力されると、トランジスタ１
５６はオンし、一方、その信号が打ち消されると、トラ
ンジスタ１５６はオフする。

トランジスタ１５６及び１５７は、ライン１８３の状態
を制御し、これにより、伝送されたＡＣＣＥＳＳ（Ｘ）
信号の入力及び打ち消された状態を制御する。もし両方
のトランジスタ１５６及び１５７がオンされると、セル
１５１を介して電磁経路がライン１８３及び接地間に存
在し、従って、ＡＣＣＥＳＳ（Ｘ）信号が打ち消され
る。他方、トランジスタ１５６又は１５７の一方がオフ
されると、ライン１８３及び接地間にはセル１５１を介
する電流経路が存在しない。保護ロジック１１３内のエ
ントリー中の他のセルを介する電流経路が存在しない
と、ＡＣＣＥＳＳ（Ｘ）信号は入力される。

セル１５１は基本的に、インバータ１５４及び１５５か
らなるフリップフロップによって以前にラッチされ、以
前に書込まれたＰＲＯＴ ＤＥＣ（Ｗ）復号保護信号と
アクセス要求中にデコーダ１２１によつて供給されたＰ
ＣＯＤＥ（Ｚ）信号間の比較を行う。特に、デコーダ
１２１からのＰ ＣＯＤＥ（Ｚ）信号が入力され、デコ
ーダ１２０からの以前にラッチされたPROT DEC（Ｗ）復
号保護信号が無視される場合のみに、セル１５１はＡＣ
ＣＥＳＳ（Ｘ）信号を無視し、これにより、プロセッサ
３０が十分に高い特権レベルで動作していないことを示
す。

ＨＩＴ ＳＥＬ（Ｘ）ヒットセレクト信号およびＡＣＣ
ＥＳＳ（Ｘ）信号はＡＮＤゲート１９０に供給される。
もしＨＩＴ ＳＥＬ（Ｘ）ヒットセレクト信号及びＡＣ
ＣＥＳＳ（Ｘ）信号の両方が入力されれば、ＡＮＤゲー
ト１９０は変換バッファ２６０用のＮＯ ＳＴＡＬＬ
（Ｘ）信号を発生して、プロセッサ３０は、セット１１
５内のエントリーのＴＢ．Ｖ変換バッファ２６０バリッ
ドフラッグ及びセット１１６内のＰＴＥ．Ｖページテー
ブルエントリーバリッドフラッグが下記のように調整さ
れることを示す。他方、ＮＯ ＳＴＡＬＬ信号が入力さ
れないと、プロセッサ３０内の他の回路は正確な動作を
行う。特に、ＨＩＴ ＳＥＬ（Ｘ）ヒットセレクト信号
が入力されないと、他の回路はメモリ１１（第１図）か
らページテーブルエントリーを得て、変換を行う。一時
的に、メモリ１１から得られたページテーブルエントリ
ーは、ＮＬＵ最後に使用されないフラッグ１１４を使用
して、変換バッファ２６０（第４Ａ図）内のエントリー
へ書込まれる。

他方、ＡＣＣＥＳＳ（Ｘ）信号が打ち消されると、イン
バータ１９１は入力信号をＡＮＤゲート１９２の一方の
入力側に供給する。対応するＨＩＴ ＳＥＬ（Ｘ）ヒッ
トセレクト信号が入力されて、連想記憶メモリ１１０内
の一致を示すと、ＡＮＤゲート１９２は動作してＡＣＣ
ＶＩＯＬ（Ｘ）アクセス侵害信号を入力して、プロセ
ッサ３０は要求されたアクセス動作を行うための要求オ
ペレーテイング保護レベルモードを有さないことを示
す。プロセッサは、アクセス侵害に応じて従来のリカバ
リー動作を行うことが出来る。

記載された如く、ＮＯ ＳＴＡＬＬ（Ｘ）信号が入力さ
れる時、プロセッサ３０はまた、ＴＢ．Ｖ変換バッファ
２６０バリッドフラッグ１１５及びＰＴＥ．Ｖページテ
ーブルエントリーバリッドフラッグ１１６（第４Ａ図）
の状態も使用する。フラッグの構造が類似しているの
で、ＰＴＥ．Ｖページテーブルエントリーバリッドフラ
ッグ１１６についてのみ詳細に記載する。第４Ｂ−２図
を参照して、変換バッファ２６０内のページテーブルエ
ントリーが有効であるならば、変換バッファ２６０エン
トリーが書込まれた時、ＰＴＥ Ｖ ＷＲＴページテー
ブルエントリーバリッド書込み信号が入力され、これに
より、インバータ１６４及び１６５よりなるフリップフ
ロップをセットし、それでＰＴＥ．Ｖページテーブルエ
ントリーバリッドフラッグをセットする。その状態にお
いて、インバータ１６４の入力は高電圧レベルであり、
その出力は低電圧レベルである。

この状態において、インバータ１６６はトランジスタ１
６７を調整中に維持する。変換バッファ２６０エントリ
ーと連動する入力されたＨＩＴ ＳＥＬ（Ｘ）ヒットセ
レクト信号は、ライン１６９及び接地間にトランジスタ
１６７と直列に接続された他のトランジスタ１６８をオ
ンする。これにより、セル１６１において両方のトラン
ジスタ１６７及び１６８がオンされると、接地レベル信
号はライン１６９に供給される。インバータ１７０は、
その信号を高入力ＰＴＥ Ｖ ＯＵＴページテーブルエ
ントリーバリッド出力信号に捕捉する。

ライン１６９は、変換バッファ２６０（第４Ａ図）内の
全てのエントリー中の全てのセル１６１内のトランジス
タ１６８に対応するトランジスタに共通に接続される。
これにより、HIT SEL（Ｘ）信号が変換バッファ２６０
エントリーの内のいくつかに入力され、ＰＴＥ．Ｖフラ
ッグがその変換バッファ２６０エントリーにセットされ
て、両トランジスタ１６７及び１６８がオンされると、
接地レベル信号がライン１６９に入力される。

他方、ＰＴＥ．Ｖページテーブルエントリーバリッドフ
ラッグがクリアである、即ち、以前に書込まれたＰＴＥ
Ｖ ＷＲＴページテーブルエントリーバリッド書込み
信号が無視されると、トランジスタ１６７はオフされ、
これにより、ライン１６９は接地から隔離される。ライ
ン１６９が変換動作に先立ってプリチャージされると、
インバータ１７０からのＰＴＥ Ｖ ＯＵＴページテー
ブルエントリー出力信号は打ち消される。

ＰＴＥ．Ｍページテーブルエントリー修飾フラッグ１１
７は、ＰＴＥ．Ｖページテーブルエントリーバリッドフ
ラッグ１１６と同様に構成され、その動作も同様であ
る。しかし、ＰＴＥ．Ｍフラッグは、メモリ１１内のペ
ージが書込まれる時にのみ入力されるＰＴＥ Ｍ ＷＲ
Ｔページテーブルエントリー修飾書込み信号に応じて調
整される。セル１７１（第４Ｂ−２図）は、ＰＴＥ．Ｍ
ページテーブルエントリーフラッグ１１７の一つの一実
施例を示す。

ページフレーム番号が回路１１２（第４Ａ図）によって
伝送され、ＮＯ ＳＴＡＬＬ信号が発生された後、プロ
セッサは、トランジスタ１８５（第４Ｂ−１図）をオフ
してＰＨ４クロック信号を入力し、トランジスタ１９３
をオンするＰＨ２クロック信号を否定する。トランジス
タ１９３は接地レベル信号をライン１８２に供給して、
入力されるＨＩＴ ＳＥＬ（Ｘ）信号を否定する。その
後、プロセッサはＰＨ４クロック信号を否定し、変換バ
ッファ２６０（第４Ａ図）は他の仮想アドレス入力可能
となる。

仮想アドレスの物理的アドレスへの変換に必要なページ
フレーム番号の選択及び伝送と同時に、アクセスするた
めに、新たな変換バッファ２６０はプロセッサが十分な
オペレーテイング特権レベルモードで動作しているかど
うかの決定を可能とする。従来の公知の変換バッファで
は、保護フィールドのエンコードされた内容は、ページ
フレーム番号と共に変換バッファから伝送され、その時
に、プロセッサが作動するのに必要なオペレーティング
特権レベルモードを有しているかどうかの決定がなされ
た。プロセッサがアクセスするのに必要なオペレーティ
ング特権レベルモードで動作していなければ、このこと
がプロセッサのアクセス侵害の認知を遅らせていた。

キャッシュロジック 上記の如く、プロセッサ３０は、最も最近メモリ１１に
入力された少なくともいくつかのデータのコピーを記憶
するキャッシュメモリ３５（第１Ｂ図）を含む。その時
のデータがメモリ１１のアドレス位置から発生される
時、プロセッサ３０は、先ずキャッシュメモリ３５がそ
のアドレス位置のデータのコピーを含むかどうかを決定
する。第５図は、キャッシュが確定されたデータを含む
かどうかを決定し、また、バスインターフェースユニッ
ト３３の制御の下、データをインターナルＩＤＡＬバス
３４へ伝送するキャッシュメモリ３５内の回路の機能ブ
ロック図を示す。

第５図を参照して、キャッシュ３５は、一の特定の実施
例において、フラッグセット４２Ａ，４２Ｂ、タッグセ
ット４１Ａ，４１Ｂ及びデータ記憶エリア３８Ａ，３８
Ｂに分割される６４個のエントリーを各々含む２個ので
ーた記憶セット３９Ａ及び３９Ｂを含む。タッグセット
４１Ａ及び４１Ｂの各エントリーはまた、各々のタッグ
セットに記憶されるタッグ情報の保全性を検査するパリ
ティビットを含む。データ記憶エリア３８Ａ及び３８Ｂ
の各エントリーは２ワード、又は８ビットのデータを記
憶し、その一ワードは高次ワードで、他のワードは低次
ワードよりなる。

キャッシュメモリ３５は、２方向セット連想キャッシュ
として構成され、そこでアドレスの低次部分はデータ記
憶セット３９Ａ及び３９Ｂの各々の６４個のエントリー
の内の一つを示す。キャッシュ３５内のデータ記憶セッ
ト３９Ａ及び３９Ｂの内の一つのエントリーがメモリ１
１からのデータと共に書込まれる時、物理的アドレスの
低次部分はデータが書込まれるデータ記憶セット内のエ
ントリーを確定し、物理的アドレスの高次部分は、パリ
テイビットと共に、タッグセット４１Ａ又は４１Ｂに記
憶される。

ソースレジスタ２５７（第１Ｂ図）内のレジスタ３００
において、仮想アドレスは、記載された実施例では、高
次部分をなすビット（３１：９）及び低次部分をなすビ
ット（８：０）を伴った３２ビットよりなる。高次部分
はＶＡ ＳＲＣＥ（３１：９）仮想アドレスソース信号
として、ページフレーム番号を発生してそれをキャッシ
ュメモリ３５内のページフレーム番号レジスタ302へ伝
送する変換ロジック３０１へ伝送される。ロジック３０
１は、第４Ａ図、第４Ｂ−１図及び第４Ｂ−２図と関連
して上述された変換バッファ２６０よりなり、それはま
た仮想アドレスの高次部分からページフレーム番号を発
生する他の従来のメカニズムよりなる。仮想アドレスの
ビット（８：０）は、アドレス変換中は変化しない。

仮想アドレスの低次部分のビット（８：３）は、VA SRC
E（８：３）仮想アドレスソース信号として、レジスタ
３００からデータ記憶セット３９Ａ及び３９Ｂへ伝送さ
れる。VA SRCE（８：３）仮想アドレスソース信号は、
両方のデータ記憶セット内の６４個のエントリーの内の
一つを確定する。ＶＡ ＳＲＣＥ（８：３）仮想アドレ
スソース信号の入力に応じて、確定されたエントリーの
内容は、各データ記憶セットから伝送される。

即ち、データ記憶セットＡ内の選択されたエントリーの
内容は、ＶＡＬＩＤ ＳＥＴ Ａ及びＴＡＧ＋ＰＡＲＩ
ＴＹ ＳＥＴ Ａ信号として、コンパレータ３０３に伝
送される。確定されたエントリーの高次ワードはＨＩＧ
Ｈ Ａ信号としてマルチプレクサー３０４へ伝送され、
低次ワードはＬＯＷ Ａ信号としてマルチプレクサー３
０４へ伝送される。マルチプレクサーは、レジスタ３０
０のビット（２）に対応するＶＡ ＳＲＣＥ（２）仮想
アドレスソース信号によって制御される。ＶＡ ＳＲＣ
Ｅ（２）仮想アドレスソース信号に応じて、マルチプレ
クサー３０４は、入力信号の一つをＤＡＴＡ ＳＥＴ
Ａ信号としてゲートドライバー３１０へ供給する。

同様の信号は、データ記憶セット３９Ｂからコンパレー
タ３０５及びマルチプレクサー３０６へ、ＶＡ ＳＲＣ
Ｅ（８：３）仮想アドレスソース信号によってそこで確
定されたエントリーに基づいて、伝送される。マルチプ
レクサー３０６はまた、VA SRCE（２）仮想アドレスソ
ース信号によって制御されて、データ記憶エリア３８Ｂ
からのＨＩＧＨ Ｂ又はＬＯＷ Ｂ入力信号の内の一つ
を、ＤＡＴＡ ＳＥＴ Ｂ信号としてゲートドライバー
３１１へ供給する。

レジスタ３０２内のページフレーム番号もコンパレータ
３０３及び３０５に伝送される。ページフレーム番号
も、またコンパレータ３０３及び３０５に伝送されるＰ
ＡＲパリティ信号を発生するパリティ発生器３０７へ伝
送される。レジスタ３０２からのページフレーム番号及
びパリティ発生器３０７からのＰＲＡパリティ信号がＴ
ＡＧ＋ＰＡＲＩＴＹ ＳＥＴ Ａ信号に対応し、フラッ
グセット４１ＡからのＶＡＬＩＤ ＳＥＴ Ａ信号が入
力されると、コンパレータ３０３はＳＥＴ Ａ ＨＩＴ
信号を入力する。同様に、レジスタ３０２からのページ
フレーム番号及びパリティ発生器３０７からのＰＡＲパ
リティ信号がＴＡＧ＋ＰＡＲＩＴＹＳＥＴ Ｂ信号に対
応し、フラッグセット４１ＢからのVALIDＳＥＴ Ｂ信
号が入力されると、コンパレータ３０５はＳＥＴ Ｂ
ＨＩＴ信号を入力する。

ＳＥＴ Ａ ＨＩＴ及びＳＥＴ Ｂ ＨＩＴ信号が、そ
のSETＡ ＨＩＴ及びＳＥＴ Ｂ ＨＩＴ信号の内の一
方が入力されると、入力ＨＩＴ信号を発生するＯＲゲー
ト３１２へ供給される。ＨＩＴ信号はバスインターフェ
ースユニット３３へ伝送され、キャッシュメモリ３５が
レジスタ３００内の仮想アドレスによって確定されたデ
ータを含むことを示す。それに対応して、バスインター
フェースユニット３３は、ＩＤＡＬ ＣＡＣＨＥ ＸＭ
ＩＴインターナルバスキャッシュ伝送信号を入力する。

コンパレータ３０３からのＳＥＴ Ａ ＨＩＴ信号は、
入力時、ＡＮＤゲート３１３の入力も励磁する。ＩＤＡ
Ｌ ＣＡＣＨＥ ＸＭＩＴインターナルバスキャッシュ
伝送信号が入力されると、ゲートドライバー３１０は、
マルチプレクサー３０４からのDATAＳＥＴ Ａ信号をイ
ンターナルＩＤＡＬバス３４へ供給する。同様に、コン
パレータ３０５からのＳＥＴ Ｂ ＨＩＴ信号は、入力
時、ＡＮＤゲート３１４の入力も励磁し、IDAL CACHE X
MITインターナルバスキャッシュ伝送信号が入力される
と、ゲートドライバー３１１は、マルチプレクサー３０
６４からのＤＡＴＡ ＳＥＴ Ｂ信号をインターナルＩ
ＤＡＬバス３４へ供給する。

第５図に示されたキャッシュメモリ３５の配置には、種
々の利点がある。第一に、第５図に示されたキャッシュ
メモリ３５が２方向セット連想キャッシュである間、第
５図の各セットに示された如く、追加セット用の追加回
路を具備するのみで、それは非常に簡単にｎ方向
（「ｎ」は整数）セット連想キャッシュに拡張される。
また、仮想アドレスの物理的アドレスへの変換中、同時
に高次ビット（３１：９）の変換が行われてページフレ
ーム番号を発生する時、初期において一定に保たれる仮
想アドレスのビット（８：３）に基づいてデータ記憶セ
ット３９Ａ及び３９Ｂにアクセスすることにより、ビッ
ト又はミスの決定を非常に迅速に行うことが出来る。必
要とされるデータがキャッシュメモリ３５内にある場
合、データはそこから迅速に得られ、それが内場合、バ
スインターフェースユニット３３は、ページフレーム番
号が発生された直後にデータ用修正動作を初期化出来
る。

バスインターフェース回路３３ プロセッサ３０の一実施例におけるバスインタフェース
回路３３が第６図に示される。第６図を参照して、バス
インタフェース回路３３は、バス１３（第１Ａ図）を制
御するステートマシーン２７０及びインターナルＩＤＡ
Ｌバス３４の動作を制御する第２のステートマシーン２
７１を含む。２つのステートマシーン２７０及び２７１
は、下記の如く、ステートマシーン２７０にバス１３の
動作が必要であることを示す種々のフラッグ及び制御信
号と、ステートマシーンによって供給されて動作の完了
をステートマシーン２７１に示す応答信号とを除いて、
独立して動作する。

インターナルＩＤＡＬバス３４を制御するステートマシ
ーン２７１は、一般に制御ロジック２７３によって示さ
れるプロセッサ３０内のソース、一般にバス１３のピン
２７４によって示されるバス１３上の種々のターミナ
ル、及び制御回路４０（第１Ｂ図）よりのマイクロ命令
からの入力信号を入力する。ステートマシーン２７１
は、フローティングポイントプロセッサ３１と共に転送
を制御する論理回路２７２と、キャッシュ及びアドレス
入力マルチプレクサー２６４（第１Ｂ図）の機能を制御
する種々の信号とを含む、プロセッサ３０内の制御数の
回路へ出力信号を伝送する。また、ステートマシーン２
７１の出力信号はフラッグ（図示せず）を含むロジック
２７６も制御し、これは、ＲＤ ＲＥＱ読出要求信号の
状態によって示されて、読出し処理がペンディング中で
あることを示し、ＷＲＴ ＲＥＱ書込要求信号の状態に
よって示される如く、書込み処理がペンディング中であ
ることを示し、ＢＲＤＣＳＴ ＲＥＱ通信要求信号の状
態によって示される如く、プロセッサ３０からフローテ
ィングポイントプロセッサ３１へのオペランド転送がペ
ンディング中であることを示す。

制御ロジック２７６は、オペレーティングシステムの制
御の下、読出処理中にバス１３（第１Ａ図）から入力さ
れた或情報がキャッシュ３５（第１Ｂ図）に記憶される
べきものであるかどうかも決定出来る。例えば、オペレ
ーティングシステムは、それがキャッシュ３５において
読み出す全ての情報を記憶するようにプロセッサ３５を
調整する。また、オペレーティングシステムはキャッシ
ュ３５へのプロセッサ命令の記憶は許可せず、キャッシ
ュで処理されるべきデータの記憶のみを許可する。しか
しながら、一般に、オペレーティングシステムは種々の
制御レジスタから入力された情報の、キャッシュ３５内
の第１Ａ図に示されるシステムの他の部分への記憶を許
可しないだろう。

制御ロジック２７６は、バス１３より入力される情報の
キャッシングを制御するようにＣＡＣＨＥ ＡＣＣキャ
ッシュ可能アクセス信号を調整する。

上記の如く、プロセッサ３０の外部ユニットは、転送が
ライン６１（第１Ａ図）上のＣＣＴＬキャッシュ制御信
号の手段によってキャッシュされるべきものであるかど
うかも制御する。

ステートマシーン２７１は、他の制御ロジック（図示せ
ず）を直接又は間接に介して、ラッチ２５０から２５２
への書込みデータ及び読出及び書込アドレスのローディ
ングも制御し、かつピン２７４上の信号状態に基づいて
入力データラッチ２５４からの読出データの転送も制御
する。

バス１３からの転送を制御するステートマシーン２７０
は、バスピン２７４からの信号と同様にＲＤ ＲＥＱ読
出要求、ＷＲＴＲＥＱ書込要求、及びＢＲＤＣＳＴ Ｒ
ＥＱ通信要求信号を入力し、かつバス１３を構成する種
々の信号状態を制御する論理回路２７７へ伝送されるべ
き信号を発生する。また、ステートマシーン２７０は、
制御ロジック２８０へ伝送される信号を発生し、またバ
ス１３のＤＡＬデータ／アドレスライン５０への信号供
給及び信号入力が許可されるようにラッチ２５０，２５
１，２５２，２５４及びマルチプレクサー２５３（第１
Ｂ図）の動作を制御する。読出処理が完了した後、ステ
ートマシーン２７０は、制御ロジック２７６にＲＤ Ｒ
ＥＱ読出要求信号の打ち消しを可能とさせるＣＬＲ Ｒ
Ｄ ＦＬＡＧＳクリア読出フラッグ信号も入力する。

この背景の下、第６図に示されるバス制御回路３３の動
作が説明される。書込処理中、制御回路４０により可能
とされる如く、ＤＭＡ ＯＲ ＷＲＴ ＰＮＤ（ＤＭＡ
又は書込みペンディング）信号が制御ロジック２７３に
よって入力されていないならば、ステートマシーン２７
１は先ず書込みアドレスラッチ２５１（第１Ｂ図）へ書
き込まれるべきアドレスの位置をロードして、その位置
がキャッシュ３５（第１Ｂ図）内にキャッシュされるか
どうかを決定する。ＤＭＡ ＯＲ ＷＲＴ ＰＮＤ信号
が入力されれば、第１Ａ図に示されたシステムの他のユ
ニットがバス１３を使用するか、又はステートマシーン
２７１は書込みアドレス及びデータが、バス１３を介し
て転送されなかったラッチ２５１及び２５０（第１Ｂ
図）へ各々ロードされるのを可能とした。

ＤＭＡ ＯＲ ＷＲＴ ＰＮＤ（ＤＭＡ又は書込みペン
ディング）信号が制御ロジック２７３によって入力され
ていないならば、書き込まれるべき位置がキャッシュさ
れるかどうかの決定がなされる。もし位置がキャッシュ
されれば、その位置に対応するキャッシュ３５内のエン
トリーは、新たなデータでアップデートされなければな
らない。位置がキャッシュされるかどうかを決定するた
めに、ステートマシーン２７１は、読み出されるべきキ
ャッシュを可能とするＣＨＡＣＨＥ ＦＴＮ（１：０）
キャッシュ機能信号及びマルチプレクサー２６４が仮想
アドレス変換回路３７によって発生された物理的アドレ
スを使用出来るようにするCHACHEＡＤＲＳ（１：０）信
号を発生する。この動作中、ＩＤＡＬ ＣＨＡＣＨＥ
ＸＭＩＴキャッシュ伝送信号（第５図）は、インターナ
ルデータバス３４へ供給されるべきキャッシュからのデ
ータを禁止するように、拒否される。位置がキャッシュ
されれば、ＨＩＴ信号がＡＮＤゲート３１２（第５図）
に入力され、このことが制御ロジック２７３からのＭＩ
ＳＳ信号の状態に反映される。

ＭＩＳＳ信号が入力されないと、書き込まれるべき位置
はキャッシュされる。否定されたＭＩＳＳ信号に応じ
て、ステートマシーン２７１は、キャッシュ書込み動作
を可能とするＣＨＡＣＨＥＦＴＮ（１：０）キャッシュ
機能信号及びマルチプレクサー264が仮想アドレス変換
回路３７によって発生された物理的アドレスを使用出来
るようにするＣＨＡＣＨＥ ＡＤＲＳ（１：０）信号を
発生する。これと同時に、キャッシュエントリーに書き
込まれたデータは書込データラッチ２５０（第１Ｂ図）
に記憶され、制御ロジック内のフラッグは入力されたＷ
Ｒ ＲＥＱ書込要求信号を発生するように調整される。
この動作中、ＭＢＯＸ ＳＡＬＬ信号は、仮想アドレス
変換回路の動作を不可能とするよう入力される。

他方、ＭＩＳＳ信号が入力されると、書込み位置がキャ
ッシュされる。入力ＭＩＳＳ信号に応じて、ステートマ
シーンは、書込データの書込データラッチ２５０（第１
Ｂ図）でのラッチを可能とし、かつＷＲＴ ＲＥＱ信号
の制御ロジック２７６による入力を可能とする。また、
ＣＨＡＣＨＥ ＡＤＲＳ（１：０）キャッシュアドレス
信号は、リフレッシュカウンター２６２（第１Ｂ図）を
インクリメントさせ、かつマルチプレクサー２６４がフ
ラッグ４２へアドレスを供給して、タッグ４１及びデー
タ記憶３８（第１Ｂ図）にそれらをリフレッシュさせる
のを可能とするように、調整される。この動作の間、仮
想アドレス変換回路が他の物理的アドレスを製造するの
を防止するよう動作するのを不可能とするように、ＭＢ
ＯＸ ＳＴＡＬＬ信号も入力される。

書込処理が完了したあど、ＤＭＡ ＯＲ ＷＲＴ ＰＮ
Ｄ（DMA又は書き込みペンディング）信号が拒否され
る。このことにより、他のアドレス及び書込みデータが
ラッチ２５０及び２５１（第１Ｂ図）へロードされる。
リフレッシュ動作もまた可能とされる。

読出処理中にステートマシーン２７１によって実行又は
可能とされる動作は、要求された情報が命令又はデータ
か、及び要求情報がキャッシュ３５（第１Ｂ図）内にあ
ったか否かによる。アドレスにより確定された位置がキ
ャッシュされる場合、及びキャッシュエントリーを使用
不可能とするタッグ４１Ａ，４１Ｂ又はデータ３８Ａ，
３８Ｂ（第５図）の一方にパタティエラーが無い場合、
情報はキャッシュ内にある。命令を撤回するために読出
処理が要求され、この場合、制御ロジック２７３はＩＢ
ＲＥＱ命令バッファ要求信号を入力する。さもなけれ
ば、制御回路４０はＲＤ読出し信号を入力する。要求情
報がキャッシュ３５内に無ければ、制御ロジック２７３
もＲＥＡＤ ＭＩＳＳ信号を入力する。ＲＥＡＤ ＭＩ
ＳＳ信号は、第５図に示されたＨＩＴ信号の完了を示
す。

制御回路４０から入力されたＲＤ読出信号又はＩＢ Ｒ
ＥＱ命令バッファ要求信号の入力に応じて、ステートマ
シーン２７１は、キャッシュ読出しを可能とするＣＨＡ
ＣＨＥ ＦＴＮ（１：０）キャッシュ機能信号及びマル
チプレクサー２６４（第１Ｂ図）が仮想アドレス変換回
路３７からのアドレスを使用出来るようにするＣＨＡＣ
ＨＥ ＡＤＲＳ（１：０）信号を発生する。同時に、ス
テートマシーン２７１は、読出しアドレスラッチ２５２
にロードされるべき仮想アドレス変換スジックからのア
ドレスを可能とするＡＲＭ ＡＤＲＳ ＡＴＲアームア
ドレスストローブ信号を入力する。その動作がＩＢ Ｒ
ＥＱ信号に応じていたならば、制御ロジックのフラッグ
セットを可能とし、PREV IB REQ前命令バッファ要求信
号の入力を可能とするINIT IB REQ初期命令バッファ要
求信号もステートマシーン２７１は入力する。情報がキ
ャッシュ３５内にあれば、ステートマシーン２７１は、
情報がキャッシュ３５から、第５図と関連して上記した
如く、オペレーションターミネートへ供給されるのを許
可する。

情報がキャッシュ３５内に無い場合、及びDMA OR WRTＰ
ＮＤ（ＤＭＡ又は書き込みペンディング）信号が入力さ
れる場合、ステートマシーン２７１は、プロセッサ３０
をストールするＳＴＡＬＬ ＭＢＯＸ ＳＴＡＬＬ信号
の両方及びリフレッシュ動作を許可するＣＡＣＨＥ Ａ
ＤＲＳ（１：０）信号を入力する。このストールによ
り、読出処理が実行される前に書込処理が完了する。

ＤＭＡ ＯＲ ＷＲＴ ＰＮＤ（ＤＭＡ又は書き込みペ
ンディング）信号が拒否される場合、読出処理が進む。
ステートマシーン２７１は、ＲＤ ＲＥＱ読出要求信号
の制御ロジック２７６への入力を可能とする。ステート
マシーン２７１は、その後、ＣＡＣＨＥＡＢＬＥ、ＣＣ
ＴＬキャッシュ制御、ＲＤＹレディ及びＥＲＲエラー信
号を監視して、読出処理の最後を決定する。もしＣＡＣ
ＨＥＡＢＬＥ又はＣＣＴＬキャッシュ制御信号が情報は
キャッシュされるべきではないことを示すならば、バス
１３を介して一つの転送がある。他方、もし情報がキャ
ッシュされるべきであるならば、２つの転送が要求さ
れ、キャッシュエントリー（第５図）において、一方は
低ワード用、他方は高ワード用となる。

もし転送がキャッシュされるべきであれば、ＲＤＹレデ
ィ信号の入力時、もしＤＡＬ ＰＡＲ ＥＲＲパリティ
エラー信号が入力されず、入力情報にはパリティエラー
が無いことが示されれば、ステートマシーン２７１はマ
ルチプレクサー２６４（第１Ｂ図）がキャッシュ３５内
のエントリーを選択するために仮想アドレス変換回路か
らのアドレスを使用出来るものとし、情報を選択された
高又は低ワードの内の一方にロードされ得るものとす
る。情報がロードされるべきキャッシュ３５内のワード
は、ＶＡ（２）仮想アドレスビット（第５図参照）の状
態に応ずる。情報は、その後、データ経路３６（第１Ｂ
図）に供給される。

ＤＡＬ ＰＡＲ ＥＲＲパリティエラー信号が入力され
る場合、又はＥＲＲエラー信号がライン５５（第１Ａ
図）に入力され、トランスファー内に稼働する他のユニ
ットによるエラーレスポンスを示す場合、処理は、ＰＲ
ＥＶ ＩＢ ＲＥＱ前命令バッファ要求信号が入力され
るかどうかによる。そうであるならば、制御回路４０
（第１Ｂ図）は、入力されたＩＢ ＦＩＬＬ ＥＲＲ命
令バッファフィルエラー信号によって促されて、それが
正確な動作を行うことを許可する。ＰＲＥＶ ＩＢ Ｒ
ＥＱ前命令バッファ要求信号が入力されなければ、ＳＴ
ＡＬＬ及びMBOX STALL信号は入力されてプロセッサ３０
をストールし、ＴＲＡＰ ＲＥＱトラップ要求信号が入
力されて、これによりプロセッサ制御回路４０は選択さ
れたリカバリー動作を許可する。

入力情報がキャッシュされる場合、及びデータが入力さ
れるにつれてＥＲＲエラー信号はＤＡＬ ＰＡＲ ＥＲ
Ｒパリティエラー信号が入力される場合、ステートマシ
ーン２７１は第２のワードをキャッシュ３５に入力して
記憶させることを可能とする。第２のワードが適切に入
力されると、それは上記の如くキャッシュ３５内に記憶
される。ステートマシーン２７１は、マルチプレクサー
２６４に仮想アドレス変換回路３７からのアドレスの使
用を可能とするＣＡＣＨＥ ＡＤＲＳ（１：０）キャッ
シュアドレス信号、及び第２ワードのキャッシュエント
リーへの記憶を可能とするＣＡＣＨＥ ＦＴＮ（１：
０）キャッシュ機能信号を発生する。ステートマシーン
２７１は、しかるに、情報のデータ経路３６への転送を
可能としない。

他方、ＥＲＲエラー信号又はＤＡＬ ＰＡＲ ＥＲＲパ
リティエラー信号が入力されると、ＭＢＯＸ ＳＴＡＬ
Ｌ信号が入力されて仮想アドレス変換回路３７をストー
ルし、第１ワードが書き込まれるキャッシュ内のエント
リーが無効にマークされる。同時に、ＣＡＣＨＥ ＡＤ
ＲＳ（１：０）は、マルチプレクサー264がキャッシュ
３５の内容をリフレッシュし、カウンターをインクリメ
ントするためにリフレッシュカウンター２６２からのリ
フレッシュアドレスを使用するように、調整される。

ステートマシーン２７１は、ステートマシーン２７１が
情報のキャッシュ３５への書き込み及び読み出しを可能
としないならば、リフレッシュ動作の実行を可能とす
る。処理の発生を可能とするために、ステートマシーン
２７１は、マルチプレクサー２６４がリフレッシュカウ
ンター２６２からのリフレッシュアドレス信号を使用し
て、従来の方法で記憶回路３８，４１及び４２（第１Ｂ
図）の内容をリフレッシュすることを可能とするＣＡＣ
ＨＥ ＡＤＲＳ信号を発生させる。

ステートマシーン２７１はまた、キャッシュ３５内のエ
ントリーが、制御ロジック２７３からのＤＭＡ ＩＮＶ
ＲＥＱ無効要求信号に応じて、無効とされるのを可能
とする。第１Ｂ図と関連して上記した如く、入力ＣＣＴ
Ｌキャッシュ制御信号及び入力ＡＤＲＳ ＳＴＲアドレ
スストローブ信号の両者が第１Ａ図に示したシステム内
の他のユニットによって入力される時、その両信号の一
致に応じてこの信号が発生される。他のユニットがメモ
リ１１と共にＤＭＡ（直接メモリアクセス）動作を行う
時、これが起こり、それによりＤＭＧ直接メモリグラン
ト信号が入力される。もし他のユニットがキャッシュ３
５によりキャッシュされるメモリ１１内の位置へデータ
を転送するならば、キャッシュエントリーは無効として
マークされる。第１Ｂ図を参照して、ＤＭＧ及びＡＤＲ
Ｓ ＳＴＲアドレスストローブ信号の一致に応じて、AN
Dゲート４０１は入力データラッチ２５４に、この場合
はアドレス信号である信号をＤＡＬデータ／アドレスラ
イン５０上へのラッチを可能とする。

ＤＭＡ ＩＮＶ ＲＥＱ無効要求信号に応じて、ステー
トマシーン２７１は、最初に、キャッシュからのデータ
がインターナルバス３４上へ供給されるのを許可するこ
となしに、入力データラッチ２５４内のアドレスを使用
してキャッシュ３５の読出動作の実行を行う。もう、Ｍ
ＩＳＳ信号が入力されれば、位置はキャッシュされず、
更に何も起こらない。

しかし、もしＭＩＳＳ信号が否定されると、入力データ
・ラッチ２５４中のアドレスによって識別されるロケー
ションはキャッシングされ、そして状態マシンは、キャ
ッシュ無効化動作を開始する。この時、状態マシンは、
無効化動作を可能にするキャッシュ・ファンクション信
号ＣＡＣＨＥ ＦＴＮ（１：０）および無効化に際し
て、マルチプレクサ２６４が入力データ・ラッチの内容
を使用することを可能にするキャッシュ・アドレス信号
CACHEＡＤＲＳ（１：０）を発生させる。

状態マシン２７０は、バス１３からのキャッシュ制御信
号CCTL、直接メモリ・リクエスト信号ＤＭＡ、レディ信
号ＲＤＹおよびエラー信号ＥＲＲ、制御ロジック２７６
からの読出しリクエスト信号ＲＤ ＲＥＱ、書込みリク
エスト信号ＷＲＴ ＲＥＱ、ブロードキャスト・リクエ
スト信号ＢＲＤＣＳＴ、およびキャッシング可能アクセ
ス信号ＣＡＣＨＥ ＡＣＣ、ならびに直接メモリ・アク
セス禁止信号ＩＮＨ ＤＭＡおよびアーム読出しリクエ
スト信号ＡＲＭ ＲＤ ＲＥＱに反応して動作する。も
し状態マシン２７０が、第１図に示すシステム内の別の
ユニットがバス１３を介しての転送を希望していること
を示す表明された直接メモリ・リクエスト信号ＤＭＲを
受信してさらに、ＤＭＡ禁止信号ＩＮＨＤＭＡまたはブ
ロードキヤスト・リクエスト信号ＢＲＤＣＳＴ ＲＥＱ
が表明されない限りは、このマシンは、直接メモリ認可
ディスエイブル信号ＤＩＳ ＤＭＧを指定し、次にこの
否定された信号は、制御ロジック２７７が直接メモリ認
可信号ＤＭＧを表明することを可能にする。この表明さ
れた直接メモリ認可ＤＭＧは、別のユニットがバス１３
を介して転送を実行することを可能にする。さらにその
うえ、状態マシン２７０は、ＤＡＴＡ ＩＮ信号を表明
するが、この信号は、これらのラインを条件付けするた
めに、ＤＡＬ制御ロジック２８０によって、システム内
の他の装置がＤＡＬデータ／アドレス・ライン５０を使
用できるようにする。状態マシン２７０はさらにＴＲＩ
−ＳＴＡＴＥ ＳＴＲ信号を表明するが、この信号は、
制御ロジック２７７が、他の装置がデータ・ストローブ
信号ＤＡＴＡ ＳＴＲ、アドレス・ストローブ信号ＡＤ
ＲＳ ＳＴＲおよび転送タイプ信号ＴＲ ＴＹＰＥを使
用することを可能にする。

そうする代わりに、もしシステム内の他のどの装置もバ
ス１３を介して転送することがない場合には、状態マシ
ン２７０が、制御ロジック２７６からのＲＤ ＲＥＱ信
号、ＷＲＴ ＲＥＱ信号、およびブロードキャスト・リ
クエスト信号ＢＲＤＣＳＴ ＲＥＱ信号に反応してバス
１３上での転送を可能にしてもよい。もし書込みリクエ
スト信号ＷＲＴ ＲＥＱが表明され、それぞれラッチ２
５１およびラッチ２５０（第１Ｂ図を参照）内の書込み
アドレスおよび書込みデータが示された場合、仮にＤＭ
Ｒ信号が表明されていなければ、状態マシン２７０は、
マルチプレクサ２５３が、ラッチ２５１からの書込みア
ドレスをＤＡＬデータ／アドレス・ライン５０上に結合
することを可能にするＤＡＬ ＣＯＮＴ（１：０）（Ｄ
ＡＬ内容）信号を発生させる。同時に、状態マシン２７
０はアドレス・ストローブ・エネイブル信号ADRSS STR
ＥＮを表面するが、すると次にこの信号は、制御ロジッ
ク２７７がアドレス・ストローブ信号ＡＤＲＳ ＳＴＲ
を表明することを可能にする。

次に、状態マシン２７０は、（ＤＡＬ内容）信号DAL CO
NT（１：０）を発生するが、この信号によつマルチプレ
クサ２５３は、書込みデータ・ラッチ２５０の内容をＤ
ＡＬデータ／アドレス・ライン５０上に結合することが
可能になる。状態マシン270は同時に、データ・ストロ
ーブ・エネイブル信号DATA STR ENを表明するが、この
信号によって制御ロジック２７７は、データ・ストロー
ブ信号ＤＡＴＡ ＳＴＲを表明することが可能になる。
この後で、状態マシンは、レディ信号ＲＤＹまたはエラ
ー信号ＥＲＲが表明されるまで待ち状態にとどまる。も
し表明されたＲＤＹ信号が受信された場合、この動作は
アドレス・ストローブ・エネイブル信号ＡＤＲＳ ＳＴ
Ｒ ＥＮおよびデータ・ストローブ・エネイブル信号Ｄ
ＡＴＡ ＳＴＲ ＥＮを指定して終了するが、これらの
信号によって次に、制御ロジック２７７は、それぞれア
ドレス・ストローブ信号ＡＤＲＳ ＳＴＲおよびデータ
・ストローブ信号ＤＡＴＡ ＳＴＲを否定することが可
能になり、さらに制御ロジック２７６はＷＲＴ ＲＥＱ
信号を否定することが可能になる。

一方、もし表明されたエラー信号ＥＲＲが受信された場
合には、状態マシン２７０は再試行を試みて、ラッチ２
５０からのデータ信号をＤＡＬデータ／アドレス・ライ
ン５０上に結合することをマルチプレクサ２５３に可能
にするＤＡＬ ＣＯＮＴ（１：０）（ＤＡＬ内容）信号
を発生する。

もしレディ信号ＲＤＹおよびエラー信号ＥＲＲの双方が
表明された場合には、再試行の信号が送られ、転送が再
度試みられる。

もし他の動作がなにも起こっていない場合には、状態マ
シン２７０は、ＤＡＬ ＣＯＮＴ（１：０）（ＤＡＬ内
容）信号を発生し、この信号によってマルチプレクサ２
５３は、読出しアドレス・ラッチ２５２の内容をＤＡＬ
データ／アドレス・ライン５０上に結合することが可能
になる。これによって状態マシン２７０は、他の信号お
よび条件によって読出し動作の発生が許される時には、
読出し動作を迅速に開始できる。読出し動作の間、読出
しリクエスト信号ＲＤ ＲＥＱが表明されると、状態マ
シン２７０はアドレス・ストローブ・エネイブル信号Ａ
ＤＲＳ ＳＴＲ ＥＮを表明し、次にこの信号によって
制御ロジック２７７は、アドレス・ストローブ信号ＡＤ
ＲＳ ＳＴＲを表明することが可能になる。状態マシン
２７０は次に、データ・イン信号ＤＡＴＡ ＩＮを表明
し、この信号によって制御ロジック２８０は、システム
内の他の装置がＤＡＬデータ／アドレス・ライン５０を
使用できるようにこれらのラインを条件付けすることが
可能になる。同時に、状態マシンは、データ・ストロー
ブ・エネイブル信号ＤＡＴＡ ＳＴＲ ＥＮを表明し、
次にこの信号によって、制御ロジック２７７は、データ
・ストローブ信号ＤＡＴＡ ＳＴＲを表明することが可
能になる。

次の動作は、キャッシング可能アクセス信号CACHE ACC
が制御ロジック２７６によって表明されるか否かに依
る。もしこの信号が表明されれば、検索されたデータは
キャッシング可能であり、従って２ワードがバス１３を
介して読出される。一方、もしキャッシング可能アクセ
ス信号ＣＡＣＨＥ ＡＣＣが表明されないときには、検
索されたデータはキャッシング不可能であり、たった１
ワードがバス１３を介して読出される。キャッシング可
能アクセス信号ＣＨＡＣＨＥ ＡＣＣが表明されない場
合には、状態マシン２７０は読出しデータ・ラッチ信号
ＲＤ ＤＡＴＡ ＬＡＴを表明するが、この信号は、表
明されると、入力ラッチ２５４（第１Ｂ図を参照）が、
ＤＡＬデータ／アドレス・ライン５０上の信号を受信す
ることが可能になる。その後で読出しデータ・ラッチ信
号ＲＤ ＤＡＴＡ ＬＡＴが否定されると、信号は入力
ラッチによってラッチされる。もしエラー信号ＥＲＲが
否定されそして読出しフラグ・クリア信号ＣＬＲ ＲＤ
ＦＬＡＧＳが表明されると、状態マシン２７０は表明
されたレディ信号RDYに反応して読出しデータ・ラッチ
信号ＲＤ ＤＡＴＡ ＬＡＴを否定する。表明されたＣ
ＬＲ ＲＤ ＲＥＱ信号に反応して、制御ロジック２７
６は読出しリクエスト信号ＲＤ ＲＥＱを否定する。

一方、もしキャッシング可能アクセス信号ＣＡＣＨＥ
ＡＣＣが表明されると、上記のように読出し動作が実行
される。データが入力データ・ラッチ中にラッチされた
時にもしキャッシュ制御信号ＣＣＴＬが表明されていな
い場合、第２の動作も実行される。一方、もしキャッシ
ュ制御信号ＣＣＴＬが表明され、転送に携わっている他
の装置がデータのキャッシングを防止していることが表
示される場合には、第２の動作は実行されない。

状態マシン２７０が直接メモリ・リクエスト信号ＤＭＲ
の他の装置からの受信に反応して直接メモリ認可信号Ｄ
ＭＧを表明することを禁止するために、状態マシ２７１
は、直接メモリ・アクセス禁止信号ＩＮＨ ＤＭＡを用
いる。直接メモリ・アクセス禁止信号ＩＮＨ ＤＭＡは
或る転送中に、浮動小数点プロセッサ３１によって表明
される（第１Ａ図を参照）。

制御回路４０からの読出しブロードキヤスト信号RD BRD
CSTおよび基本的ブロードキャスト信号ＢＡＳＩＣ Ｂ
ＲＤＣＳＴは、状態マシン２７１が、キャッシュ３５か
らまたはデータ・パス３６（data path ３６）中のレ
ジスタ２５５からの浮動小数点・オペランドの情報を転
送することを可能にする。制御ロジック２７６もまた、
ブロードキャスト・リクエスト信号ＢＲＤＣＳＴＲＥＱ
信号を表明することが可能になり、つぎに、状態マシン
２７０が、この情報を上記のように転送することを可能
にする。状態マシン２７１はまた、浮動小数点プロセッ
サ・ペンディング信号ＦＰＰ ＰＮＤを表明するフラグ
を設定するように制御ロジック２７３をエネイブルす
る。状態マシン２７１は、浮動小数点プロセッサ３１か
らの浮動小数点演算の結果を受信できる状態にあること
をＦＰＰインタフェース回路２７２に示すために、浮動
小数点プロセッサ信号ＳＩＧ ＦＰＰを表明する。条件
コードが上述したようにレディ状態にある場合、インタ
フェース回路272はＣＰ ＯＫ信号を表明し、そして、
結果データがレディ状態にある場合、レディ信号ＣＰ
ＲＤＹを表明する。レディ信号ＣＰＲＤＹに反応して、
状態マシン２７１は、状態マシン２７０が結果データを
受信することを可能にする。もし浮動小数点プロセッサ
３１が、エラー発生信号を送ると、インタフェース回路
２７２はエラー信号ＣＰ ＥＲＲを表明する。ＣＰ Ｏ
Ｋ、CP RDYまたはＥＲＲ信号に反応して、状態マシン２
７１は、浮動小数点プロセッサ・ペンディング信号を制
御するフラグがリセットされるようにし、これによって
この信号を否定する。

バス・インタフェース回路３３は多くの恩典を与える。
第１に、個々が異なった動作を制御しそしてフラグを介
して通信している２つの状態マシン２７０および２７１
を使用することによって、回路がかなり単純化される。

さらに、状態マシン２７１によってキャッシュ３５のリ
フレッシュ動作が可能となり、これによってダイナミッ
ク記憶素子をその中で使用することができる。こうする
ことによって、キャッシュの物理的な寸法が縮小された
り、または、過去の場合においてそうであったように、
同じ面積でより多くの容量をもつキャッシュ記憶装置を
設けることが容易となる。

またさらに、バス・インタフェース回路３３は、キャッ
シング可能なデータの検索において、最初に、プログラ
ムにとって必要なデータを検索し、次にキャッシュのエ
ントリにおける記憶装置のための他のワードを検索する
ことは評価されるだろう。先行のシステムにおいては、
データのワードはメモリ内に記憶されている順序で検索
され、従って、最初のデータ・ワードがプログラムが今
すぐに必要とするものであるとは限らなかった。これに
よって、第２番目のワードが検索されるまで、処理の再
開が遅れた。

さらにそのうえ、インタフェース回路３３は、書込み動
作を保留（ペンディング）にしたままで、読出しアドレ
スが発生されそして読出しアドレス・ラッチ２５２にラ
ッチされる程度にまで、読出し動作の開始を可能にす
る。読出し動作は、保留の書込み動作が完了するまで完
了されないが、しかし書込み動作が完了したら、読出し
アドレスは即座に送信することが可能である。

最後に、バス・インタフェース回路はまた、読出し動作
また書込み動作がプロセッサ３０中に設定されているか
どうかに関わらず、第１Ａ図に示すシステム中の他の装
置によって実行された直接メモリ・アクセス動作によっ
て、キャッシュのエントリを無効にすることを可能にす
る。すなわち、書込みデータおよび書込みアドレスがそ
れぞれのラッチ２５１および２５０中にラッチされ（第
１Ｂ図を参照）さらに読出しアドレスがラッチ２５２中
にラッチされている状態で、キャッシュ・エントリを無
効にする動作を、入力ラッチ２５４中に受信されたＤＭ
Ａアドレスに反応して発生させることが可能である。こ
のことによって、無効化プロセスが単純化される。

上記の説明は、本発明による特定の実施例に限られたも
のであった。しかし、本発明の長所の幾分かまたは全部
を達成してさらに、本発明にたいして変更および修正を
施し得ることが明かであろう。従って、添付クレームの
目的は、本発明の真正の精神およびその範囲内に収まる
全てのこのような変更および修正を保護することであ
る。

Claims (9)

【特許請求の範囲】
1. 【請求項１】デジタルデータ処理装置内で使用されるプ
   ロセッサであり、 Ａ．演算論理ユニットであり、このユニットの制御端子
   に与えられる演算制御ワードに応答して、このユニット
   の入力端子に加わる入力データ信号の演算を達成し、そ
   して前記ユニットの出力端子に処理済データを発生する
   演算論理ユニット、 Ｂ．プログラム命令に応答して、前記演算論理ユニット
   が直接応答する形態の一連の制御ワードを発生するため
   の制御手段、 Ｃ．前記演算論理ユニットが、直接応答することを可能
   とする形態の一つの代替の制御ワードを与えるための手
   段、 Ｄ．前記制御手段、前記代替の制御ワードを与えるため
   の前記手段、及び前記演算論理ユニットの前記制御端子
   に接続され、前記出力端子の前記処理済データ信号と前
   記制御手段に前記制御ワードを発生させたプログラム命
   令とに応答して、前記制御ワード又は代替の制御ワード
   の何れかを前記演算制御ワードの一つとして、選択的に
   前記制御端子に結合する制御ワード選択手段からなるプ
   ロセッサ。
2. 【請求項２】前記制御ワード選択手段が、 Ａ．前記制御ワード発生手段及び前記代替の制御ワード
   を与えるための前記手段に接続され、マルチプレクサ制
   御信号に応答して、制御ワード又は代替の制御ワードの
   何れかを、前記操作制御ワードの一つとして、選択的に
   前記制御端子に結合するマルチプレクサ手段、 Ｂ．前記プログラム命令及び前記出力端子の処理済デー
   タ信号に応答して、前記マルチプレクサ制御信号を発生
   するためのマルチプレクサ制御手段からなることを特徴
   とする請求項１記載のプロセッサ。
3. 【請求項３】前記マルチプロセッサ制御手段が、 Ａ．前記プログラム命令の所定のものに応答してプログ
   ラム命令識別信号を発生するためのプログラム命令識別
   手段、 Ｂ．前記プログラム命令識別信号及び前記処理済データ
   信号に応答して、前記マルチプレクサ制御信号を発生す
   るためのマルチプレクサ制御回路からなることを特徴と
   する請求項２記載のプロセッサ。
4. 【請求項４】連続する処理サイクルで処理が発生する形
   態のデジタルデータ処理装置内で使用されるプロセッサ
   であり、このプロセッサが、 Ａ．演算論理ユニットであり、このユニットの制御端子
   に加わる演算制御ワードに応答して、各処理期間中に、
   入力端子に加わる入力データ信号に演算を施し、前記ユ
   ニツトの出力端子に処理済データ信号を発生する演算論
   理ユニット、 Ｂ．前記処理サイクルの各々において、プロセッサ命令
   に応答して、前記演算論理ユニットが直接応答すること
   を可能とする形態を各々有する制御ワードを発生するた
   めの制御手段、 Ｃ．前記演算論理ユニットが直接応答する形態の一つの
   代替の制御ワードを提供するための手段、及び Ｄ．前記制御手段、前記代替の制御ワードを与える前記
   手段、及び前記演算論理ユニットの制御端子に接続さ
   れ、前記サイクル中の前記命令の一つに応答して前記制
   御手段によって発生された制御ワード又は代替の制御ワ
   ードの何れかを、前記演算制御ワードの一つとして、前
   記出力端子の処理済データ信号及び前記一つのプログラ
   ム命令に応答して、前記制御端子に選択的に結合するた
   めの制御ワード選択手段からなることを特徴とするプロ
   セッサ。
5. 【請求項５】前記制御ワード選択手段が、 Ａ．前記制御ワード発生手段及び前記代替の制御ワード
   を提供するための前記手段に結合され、制御ワード又は
   代替の制御ワードの何れかを、マルチプレクサ制御信号
   に応答して、前記演算制御ワードの一つとして、前記制
   御端子に選択的に結合するためのマルチプレクサ手段、 Ｂ．各処理サイクル中、前記プログラム命令及び前記出
   力端子の処理済データに応答して、前記マルチプレクサ
   制御信号を発生するためのマルチプレクサ制御手段、か
   らなることを特徴とする請求項４記載プロセッサ。
6. 【請求項６】前記マルチプレクサ制御手段が、 Ａ．前記プログラム命令の所定のものに応答して、プロ
   グラム命令識別信号を発生するプログラム命令識別子手
   段、 Ｂ．各処理サイクル中、前記プログラム命令識別信号及
   び前記処理済データ信号に応答して、前記マルチプレク
   サ制御信号を発生するためのマルチプレクサ制御回路手
   段からなることを特徴とする請求項５記載のプロセッ
   サ。
7. 【請求項７】演算論理ユニットであり、その制御端子の
   加わる演算制御ワードに応答して、入力端子に加わる入
   力データ信号への演算を達成し、前記ユニットの出力端
   子に処理済データ信号を発生する演算論理ユニット、 プログラム命令に応答して、前記演算論理ユニットが直
   接応答することのできる形態の一連の制御ワードを発生
   するための制御手段、 前記演算論理ユニットが直接応答することのできる形態
   の一つの代替の制御ワードを与えるための手段、及び 前記制御手段、前記代替の制御ワードを与えるための手
   段、及び前記演算論理ユニットの前記制御端子に接続さ
   れており、制御ワードと代替の制御ワードの何れかを前
   記演算制御ワードの一つとして選択的に前記制御端子に
   結合する制御ワード選択手段から成るデータ処理装置に
   於けるデータ処理方法であり、 前記制御ワード選択手段が、前記演算論理ユニットによ
   つて達成された第１の演算で発生した前記処理済データ
   信号及び前記制御手段に前記制御ワードを発生させたプ
   ログラム命令の一つに応答して、この一つのプログラム
   命令に応答して発生された前記制御ワード又は前記代替
   の制御ワードを、前記演算制御ワードの一つとして前記
   演算論理ユニットの前記制御端子に選択的に与え、 前記演算論理ユニットが、前記選択的に与える工程にお
   いて前記制御端子に与えられた前記一つの演算制御ワー
   ドに応答して次回の演算を達成して、別の処理済データ
   を発生する各工程を含むことを特徴とするデータ処理方
   法。
8. 【請求項８】前記データ処理済装置が、前記プログラム
   命令及び前記第１の演算で前記出力端子で発生した処理
   済データ信号に応答して、マルチプレクサ制御信号を発
   生するマルチプレクサ制御回路を更に含み、 前記選択的に与える工程において、前記制御ワード選択
   手段が、前記マルチプレクサ制御信号に応答して、前記
   制御ワードと前記代替の制御ワードとの何れかを選択す
   ることを特徴とする請求項７記載の方法。
9. 【請求項９】前記マルチプレクサ制御回路が、前記プロ
   グラム命令の所定のものに応答して、プログラム命令識
   別信号を発生し、このプログラム命令識別信号及び処理
   済データ信号に応答して、前記マルチプレクサ制御信号
   を発生することを特徴とする請求項８記載の方法。