JPH01276231A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 交丘立ヱ 本発明はデータ処理装置に関し、特に制御記憶に格納さ
れたマイクロプログラムにより制御されるデータ処理装
置に関する。

足米韮韮 従来、この種のデータ処理装置においては、処理性能の
向上を計るなめにマイクロプログラムを構成するマイク
ロ命令が１ステツプで実行する機能を多くし、並列処理
性を高めなビット構成の大きな、いわゆる水平型マイク
ロ命令化が顕著である。

特に基本演算命令など使用頻度の高いものについては、
上述の水平型マイクロ命令化の特徴が最大限にいかせる
ようにハードウェアの構造も最適化されるので、マイク
ロプログラムのステップ数が極めて少なくなるように実
現される。

しかしながら、他の多くの命令、たとえば各種制御命令
や主記憶上でのデータハンドリングを繰返すようなリス
ト処理命令などではシーゲンシャルな処理が多い。

このような従来のデータ処理装置では、シーケンシャル
な処理において高度に水平化されたマイクロ命令を使用
しても、１ステツプで実行される機能の並列度が高くな
いなめ、そのマイクロ命令の未使用フィールドが多くな
り、マイクロプログラムを格納する制御記憶のワード方
向の使用効率が悪いという欠点がある。

ユ１しとｌ狼 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、マイクロプログラムを格納する制御記憶
の使用効率を向上させることができ、制御記憶の容量を
縮小することができるデータ処理装置の提供を目的とす
る。

魚ｊヒ１１威 本発明によるデータ処理装置は、制御記憶に格納された
マイクロプログラムにより制御されるデータ処理装置で
あって、前記マイクロプログラムにより実現される第１
の命令で構成される命令プログラムを格納する第１の格
納手段と、前記第１の命令と、前記第１の格納手段に格
納された前記命令プログラムにより実現される第２の命
令とを格納する第２の格納手段と、前記第２の格納手段
から読出された命令が前記第１の命令であるが前記第２
の命令であるかを識別する識別手段と、前記識別手段に
より前記第２の命令であると識別されたときに、前記第
１の格納手段から読出された前記命令プログラムを構成
する前記第１の命令により前記第２の命令を実行する実
行手段とを有することを特徴とする。

笈韮週 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、本発明の一実施例によるデータ処理装
置は、主記憶１と、命令フェッチ回路２と、命令解析用
メモリ３と、制御記憶回路４と、演算回路５とを含んで
構成されている。

主記憶１は所定の処理を行うソフトウェアプログラムが
格納されたソフトウェアプログラム部１１と、第１種の
命令で記述された命令プログラムが格納された命令プロ
グラム部１２とを含んで構成されている。

ここで、ソフトウェアプログラムは第１種の命令と第２
種の命令とにより構成されており、第１種の命令は制御
記憶回路４に格納されたマイクロプログラムにより実現
され、第２種の命令は命令プログラム部１２に格納され
た命令プログラムにより実現される。

また、第１種の命令は水平型マイクロ命令の並列処理の
効果が充分に発揮できる基本命令であり、一般にソフト
ウェアプログラムに使用される頻度が格段に高い命令で
ある。第２種の命令はマイクロプログラムで実現しよう
とすると水平型マイクロ命令の並列処理の効果がそれほ
ど発揮できない命令であり、むしろ垂直型のマイクロ命
令に近い使い方になる命令である。

命令フェッチ回Ｉ！＠２は命令アドレスレジスタ２１と
、命令バッファレジスタ２２と、分岐アドレス生成回路
２３と、逐次アドレス生成回路２４と、命令カウンタ２
５と、命令カウンタ退避レジスタ２６と、セレクタ２７
とにより構成されている。

命令解析用メモリ３には命令の処理のマイクロプログラ
ム制御に必要な初期値としての制御情報３１〜３３が格
納されている。

制御記憶回路４はマイクロプログラムが格納された制御
記憶４１と、マイクロ命令シーケンサ４２と、マイクロ
アドレスレジスタ４３と、マイクロ命令レジスタ４４と
により構成されている。

演算回路５は制御記憶回路４により制御され、第１種の
命令で定義された機能を実現するためのマイクロプログ
ラムにより各種の演算処理を行う。

第２図は本発明の一実施例のソフトウェアプログラムの
シーケンスを示す図である。図において、Ａ１−Ａ４お
よびＡａ〜Ａｄは制御記憶回路４に格納されたマイクロ
プログラムにより実現される第１種の命令を示し、Ｂ１
は命令プログラム部１２に格納された命令プログラムに
より実現される第２種の命令を示している。すなわち、
第２種の命令Ｂ１は第１種の命令Ａａ〜Ａｄにより構成
された命令プログラムにより実現される。

次に、第１図と第２図とを用いて本発明の一実施例の動
作について説明する。

主記４ｔｔのソフトウェアプログラム部１１に格納され
たソフトウェアプログラムは、命令フェッチ回路２の命
令アドレスレジスタ２１に保持されたアドレスにより主
記憶１から読出され、この読出されたソフトウェアプロ
グラムは命令バッファレジスタ２２に格納される。

命令の取出しは、実際にその命令が実行されるときに命
令バッファレジスタ２２に到着済みであるように先取り
する、いわゆるブリフェッチにより行われるのが一般的
である。

命令バッファレジスタ２２に格納された命令の命令コー
ド部２２１は命令解析用メモリ３に供給され、命令解析
用メモリ３からその命令の処理のマイクロプログラム制
御に必要な初期値として制御情報３１〜３３が読出され
る。

制御情報３２はその命令が第一１種の命令であるか第２
種の命令であるかを示す情報であり、命令フェッチ回路
２の分岐アドレス生成回路２３と命令カウンタ退避レジ
スタ２６と、制御記憶回路４のマイクロ命令シーケンサ
４２とに供給される。

このとき、制御情報３２が第１種の命令ＡＩ　。

Ａ２であることを示していれば、マイクロ命令シーケン
サ４２は制御情報３１をこの命令ＡＩ　、　Ａ２の処理
を実現するマイクロプログラムの先頭番地として制御記
憶４１に供給し、制御記憶４１のその番地からマイクロ
命令を読出す。読出されたマイクロ命令は一旦マイクロ
命令レジスタ４４に保持され、マイクロ命令レジスタ４
４から演算回路５に提供される。

尚、このマイクロ命令には次のマイクロ命令を読出すア
ドレスの決定方法やそのアドレスそのものの情報が含ま
れており、この情報をマイクロ命令シーケンサ４２がマ
イクロ命令レジスタ４４から受取ることにより次のマイ
クロ命令の読出しが行われる。以下、上述の処理と同様
にして逐次的に目的のマイクロプログラムが実行されて
いく。

制御情報３２が第２種の命令Ｂ１であることを示してい
れば、マイクロ命令シーケンサ４２は制御記憶４１から
のマイクロ命令の読出しを停止し、マイクロ命令レジス
タ４４にはＮＯＰ　Ｃノーオペレーション）のマイクロ
命令が保持されて演算回１ｉ５の動作が一時中断される
。

このとき同時に、制御情報３２は分岐アドレス生成回路
２３に提供され、分岐アドレス生成回路２３は制御情報
３１をこの命令Ｂ１の処理を実現する命令プログラム（
第１種の命令Ａａ〜Ａｄで構成されている）の開始番地
としてセレクタ２７を介して命令アドレスレジスタ２１
に出力して保持させる。命令アドレスレジスタ２１では
この開始番地を主記憶１に出力し、主記＋ｉｉ１の命令
プログラム部１２から命令プログラムを読出す動作が起
動される。

また、この制御情報３２は命令カウンタ退避レジスタ２
６に供給され、その命令Ｂ１が主記＋！！、１から読出
されたときの命令カウンタ２５の値（命令Ｂ１のアドレ
ス）を格納するように命令カウンタ退避レジスタ２６に
指示する。

命令プログラム部１２から読出された命令プログラムの
第１の命令Ａａは命令バッファレジスタ２２に格納され
、この第１の命令Ａａの命令コード部２２１が命令解析
用メモリ３に供給され、命令解析用メモリ３から制御情
報３１〜３３が読出される。

命令プログラムは第１種の命令から構成されているので
、この命令解析用メモリ３から読出された制御情報３２
は第１種の命令であることを示しており、上述の第１種
の命令ＡＩ　、Ａ２の場合と同様にして逐次的に目的の
マイクロプログラムが実行されていく。

命令プログラム部１２から順次読出される命令プログラ
ムの命令Ａｂ　、Ａｃも上述の処理と同様にして実行さ
れる。

命令プログラム部１２から読出された命令プログラムの
命令Ａｄは第１種の命令であるが、第２種の命令Ｂ１を
実現するための命令プログラムの最後の命令であり、元
のソフトウェアプログラムシーケンス上で命令Ｂ１の次
の命令Ａ３に戻るなめの役割を果たす。

すなわち、命令Ａｄは命令カウンタ退避レジスタ２６に
保持される番地をベースにした相対分岐命令として定義
される。命令カウンタ退避レジスタ２６には命令Ｂ１が
読出されたときの命令カウンタ２５の値が保持されてい
るので、相対分岐命令の変位として命令Ｂ１の命令語長
を設定することにより、分岐アドレス生成回路２３にお
いて命令シーケンス上で命令Ｂ１の次の命令Ａ３の命令
アドレスが生成され、この命令アドレスがセレクタ２７
を介して命令アドレスレジスタ２１に入力されて保持さ
れる。

同時に、命令アドレスレジスタ２１に保持されたアドレ
スにより主記憶１のソフトウェアプログラム部１１から
命令Ａ３を読出す動作が起動され、ソフトウェアプログ
ラム部１１から読出された命令Ａ３は命令バッファレジ
スタ２２に格納される。

命令Ａ３は第１種の命令であるので、制御記憶４１に格
納されたマイクロプログラムによって実現され、上述の
第１種の命令ＡＩ　、Ａ２の場合と同様にして逐次的に
ソフトウェアプログラム上の命令が実行されていく。

このように、マイクロプログラムで実現しようとすると
水平型マイクロ命令の並列処理の効果がそれほど発揮で
きない第２種の命令Ｂ１を、水平型マイクロ命令の並列
処理の効果が充分に発揮できる基本命令Ａａ〜Ａｄから
なる命令プログラムの実行により実現することにより、
マイクロプログラムを格納する制御記憶４１の使用効率
を向上させることができ、制御記憶４１の容量を従来よ
りも縮小させることができる。

また、バイブライン処理などによりソフＩ・ウェア命令
の並列処理が行えるハードウェアにおいては、実行時間
を短縮することができる。

尚、本発明の一実施例においては、第２種の命令Ｂ１の
処理を実現する命令プログラムの開始番地がそのまま命
令解析用メモリ３に格納されるようになっているが、開
始番地の一部のみを命令解析用メモリ３に格納し、この
開始番地の一部と予め定められた定数とを合成して開始
番地が生成されるようにしてもよい。

また、本発明の一実施例においては、第１種の命令Ａ１
〜Ａ４　、Ａａ〜Ａｄの処理を実現するマイクロプログ
ラムの先頭番地と、第２種の命令Ｂ１の処理を実現する
命令プログラムの開始番地とが命令解析用メモリ３の同
一フィールドの制御情報３１により定義されているが、
第２種の命令Ｂ１の処理を実現する命令プログラムの開
始番地が命令解析用メモリ３の制御情報３３に割当てら
れてもよく、これらに限定されない。

実際、命令プログラムの開始番地は論理番地なので、マ
イクロプログラムアドレスより長いビット構成になるの
が一般的であり、また第２種の命令Ｂ１では命令解析用
メモリ３の制御情報３３が使用されていないので、第２
種の命令Ｂ１の処理を実現する命令プログラムの開始番
地を命令解析用メモリ３の制御情報３３に割当ててもよ
い。

九匪立羞】 以上説明したように本発明によれば、制御記憶に格納さ
れたマイクロプログラムにより実現される第１の命令と
、この第１の命令で構成される命令プログラムにより実
現される第２の命令とを識別し、その識別結果が第２の
命令であることを示すときに、第２の命令を命令プログ
ラムを構成する第１の命令によって実行するようにする
ことにより、マイクロプログラムを格納する制御記憶の
使用効率を向上させることができ、制御記憶の容量を縮
小することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例のソフトウェアプログラムのシ
ーケンスを示す図である。 主要部分の符号の説明 ２・・・・・・命令フェッチ回路 ３・・・・・・命令解析用メモリ ４・・・・・・制御記憶回路 １１・・・・・・ソフトウェアプログラム部１２・・・
・・・命令プログラム部 Ａ１〜Ａ４　。 Ａａ〜Ａｄ・・・・・・第１種の命令 Ｂ１・・・・・・第２種の命令

Claims (1)

【特許請求の範囲】
1. （１）制御記憶に格納されたマイクロプログラムにより
   制御されるデータ処理装置であって、前記マイクロプロ
   グラムにより実現される第１の命令で構成される命令プ
   ログラムを格納する第１の格納手段と、前記第１の命令
   と、前記第１の格納手段に格納された前記命令プログラ
   ムにより実現される第２の命令とを格納する第２の格納
   手段と、前記第２の格納手段から読出された命令が前記
   第１の命令であるか前記第２の命令であるかを識別する
   識別手段と、前記識別手段により前記第２の命令である
   と識別されたときに、前記第１の格納手段から読出され
   た前記命令プログラムを構成する前記第１の命令により
   前記第２の命令を実行する実行手段とを有することを特
   徴とするデータ処理装置。