JPH0354665A - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
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- JPH0354665A JPH0354665A JP18947989A JP18947989A JPH0354665A JP H0354665 A JPH0354665 A JP H0354665A JP 18947989 A JP18947989 A JP 18947989A JP 18947989 A JP18947989 A JP 18947989A JP H0354665 A JPH0354665 A JP H0354665A
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- 238000000034 method Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はベクトル処理装置に関する。
複数のベクトルプロセッサを有する従来のベクトル処理
装置では、ベクトル長（以後、■Ｌと呼ぶ）の大小に関
係なく、全ベクトルプロセッサに処理データを均等に割
り振り、各ベクトルプロセッサは、同一時期には同一の
演算を行っていた。
装置では、ベクトル長（以後、■Ｌと呼ぶ）の大小に関
係なく、全ベクトルプロセッサに処理データを均等に割
り振り、各ベクトルプロセッサは、同一時期には同一の
演算を行っていた。
例えば、ベクトルプロセッサを４台有する従来のベクト
ル処理装置では、 ベクトルプロセッサａに（ ０ ， ４ ， ８ ，
ｌ ２ ， −−− ）ベクトルプロセッサｂに（ １
， ５ ， ９ ， ｌ ３ ， −−− ）ベクト
ルプロセッサＣに（ ２ ， ６ ， １ ０ ， ｌ
４ ． −−− ）ベクトルプロセッサｄに（ ３
， ７ ， ｌ １ ， １ ５ ， −−− ）とい
うように処理データを均等に割り振り、ベクトルプロセ
ッサ１台当たりのＶＬを１７４にして、処理を行ってい
た。
ル処理装置では、 ベクトルプロセッサａに（ ０ ， ４ ， ８ ，
ｌ ２ ， −−− ）ベクトルプロセッサｂに（ １
， ５ ， ９ ， ｌ ３ ， −−− ）ベクト
ルプロセッサＣに（ ２ ， ６ ， １ ０ ， ｌ
４ ． −−− ）ベクトルプロセッサｄに（ ３
， ７ ， ｌ １ ， １ ５ ， −−− ）とい
うように処理データを均等に割り振り、ベクトルプロセ
ッサ１台当たりのＶＬを１７４にして、処理を行ってい
た。
第３図は従来のベクトル処理装置によるＶＬ＝２５６の
演算動作の一例を示すタイムチャートである。１た、第
４図は従来のベクトル処理装置によるＶＬ＝６４の演算
動作の一例を示すタイムチャートである。
演算動作の一例を示すタイムチャートである。１た、第
４図は従来のベクトル処理装置によるＶＬ＝６４の演算
動作の一例を示すタイムチャートである。
次に、以下に示すような命令例
Ｋ）い−？：、ＶＬ＝２５１４びＶＬ＝３２０時ｃＤ１
ベクトルプロセッサの演算動作を第３図及び第４図にそ
れぞれ示している。この時、ベクトルプロセッサ１台当
たりのＶＬ（以後、Ｓｖｌと呼ぶ）は、それぞれ６４及
び８である。
ベクトルプロセッサの演算動作を第３図及び第４図にそ
れぞれ示している。この時、ベクトルプロセッサ１台当
たりのＶＬ（以後、Ｓｖｌと呼ぶ）は、それぞれ６４及
び８である。
なＤ１主記憶部からベクトルレジスタにベクトルデータ
をロードする際のデータ処理は、演算を行なう際のデー
タ処理に対して４倍の速さで行い、主記憶部へのアドレ
ス送出を開始してから、ベクトルデータをベクトルレジ
スタに書き込むまでの時間をメモリアクセスタイムＭと
している。
をロードする際のデータ処理は、演算を行なう際のデー
タ処理に対して４倍の速さで行い、主記憶部へのアドレ
ス送出を開始してから、ベクトルデータをベクトルレジ
スタに書き込むまでの時間をメモリアクセスタイムＭと
している。
筐た、第３図釦よび第４図のタイミングｌぱ、主記憶部
へのアドレス送出動作を示し、タイξング２は、ベクト
ルデータのベクトルレジスタへの書き込み動作を示し、
タイくング３は、演算を行なう際のベクトルレジスタの
読み出し動作を示し、タイミング４は、演算結果のベク
トルレジスタへの書き込み動作を示す。
へのアドレス送出動作を示し、タイξング２は、ベクト
ルデータのベクトルレジスタへの書き込み動作を示し、
タイくング３は、演算を行なう際のベクトルレジスタの
読み出し動作を示し、タイミング４は、演算結果のベク
トルレジスタへの書き込み動作を示す。
１ず、ベクトルデータＡ（Ｉ）をベクトルレジスタにロ
ードするために、Ａ−１でアドレス送出動作を行い、そ
の開始からメモリアクセスタイムＭを経過後に、Ａ−２
でベクトルデータをベクトルレジスタに書き込む。そし
て、ベクトルデータがベクトルレジスタに書き込１れる
と同時に、演算器は、Ａ−３でベクトルデータＡ（Ｉ）
を読み出して演算を行い、λ−４で演算結果を命令で指
定されるベクトルレジスタへ格納する。
ードするために、Ａ−１でアドレス送出動作を行い、そ
の開始からメモリアクセスタイムＭを経過後に、Ａ−２
でベクトルデータをベクトルレジスタに書き込む。そし
て、ベクトルデータがベクトルレジスタに書き込１れる
と同時に、演算器は、Ａ−３でベクトルデータＡ（Ｉ）
を読み出して演算を行い、λ−４で演算結果を命令で指
定されるベクトルレジスタへ格納する。
次に、ベクトルデータＢ（Ｉ）をベクトルレジスタにロ
ードするためのアドレス退出は、Ａ （Ｉ）がベクトル
レジスタを使用しているので、前の演算で、ベクトルレ
ジスタから第１番目のベクトルデータＡ（Ｉ）が読み出
されるまで抑止される。そして、Ｂ−１でベクトルデー
タＢ（Ｉ）のアドレス退出が開始したら、Ａ（Ｉ）の時
と同様にＢ−２でベクトルレジスタにベクトルデータを
書き込み、Ｂ−３でベクトルデータＢ（Ｉ）を読み出し
て、演算を開始する。
ードするためのアドレス退出は、Ａ （Ｉ）がベクトル
レジスタを使用しているので、前の演算で、ベクトルレ
ジスタから第１番目のベクトルデータＡ（Ｉ）が読み出
されるまで抑止される。そして、Ｂ−１でベクトルデー
タＢ（Ｉ）のアドレス退出が開始したら、Ａ（Ｉ）の時
と同様にＢ−２でベクトルレジスタにベクトルデータを
書き込み、Ｂ−３でベクトルデータＢ（Ｉ）を読み出し
て、演算を開始する。
以下同様に、ベクトルデータＣ（ｒ），Ｄ（Ｉ：を、主
記憶部からベクトルレジスタにａ−ドし、演算を行う。
記憶部からベクトルレジスタにａ−ドし、演算を行う。
以上の動作により、ＶＬ＝２５ ６では、第３図に示す
ように、主記憶部へのアクセスが前の演算の処理とほと
んど並行して行われ、演算と演算との間の隙間は小さい
。ところがＶＬ＝３２では、第４図に示すように、主記
憶部へのアクセスと、前の演算の処理とが並行している
時間が少ないので、演算と演算との間の隙間が大きい。
ように、主記憶部へのアクセスが前の演算の処理とほと
んど並行して行われ、演算と演算との間の隙間は小さい
。ところがＶＬ＝３２では、第４図に示すように、主記
憶部へのアクセスと、前の演算の処理とが並行している
時間が少ないので、演算と演算との間の隙間が大きい。
これは、ＶＬが短かいと処理にかかる時間が短かくなる
ので、処理時間がメモリアクセスＭなどのＶＬに関係し
ない時間に左右されてしまうためである。
ので、処理時間がメモリアクセスＭなどのＶＬに関係し
ない時間に左右されてしまうためである。
上述した従来のベクトル処理装置は、ＶＬの大小に関係
なく処理データを複数のベクトルプａセ，サに均等に割
り振っているので、ＶＬが短かい時にベクトルプロセッ
サ１台当たりのＶＬが更に短かくなり、処理時間がメモ
リアクセスタイムなどのＶＬに関係しない時間に左右さ
れてし！うので、１要素当たりの処理時間に換算すると
、ＶＬが長い時に比べて、長い時間がかかるという欠点
を有している。
なく処理データを複数のベクトルプａセ，サに均等に割
り振っているので、ＶＬが短かい時にベクトルプロセッ
サ１台当たりのＶＬが更に短かくなり、処理時間がメモ
リアクセスタイムなどのＶＬに関係しない時間に左右さ
れてし！うので、１要素当たりの処理時間に換算すると
、ＶＬが長い時に比べて、長い時間がかかるという欠点
を有している。
本発明のベクトル処理装置は、１つ以上の演算器と１つ
以上のベクトルレジスタとｔｔむペクトルプロセッサの
複数台を有するベクトル処理装置において、ベクトル長
を格納するＶＬレジスタと、前記ベクトルプロセッサの
構成を変える時の境界値を格納する境界値レジスタと、
前記レジスタからベクトル長を読み出して前記境界値レ
ジスタに格納している境界値に比較して比較結果を出力
するＶＬ判断手段と、前記ＶＬ判断手段の出力結果によ
って複数の前記ベクトルプロセッサのうちで同一の処理
を行うグループを決定する■Ｐ構成決定手段と、前記Ｖ
Ｐ構成決定手段で決定した前記ベクトルプロセッサの構
成によって前記ＶＬレジスタに格納されているベクトル
長から前記ベクトルプロセッサ１台当たシのベクトル長
を算出して各々の前記ベクトルプロセッ１ｍ算出結果を
通知するＳｖｌ＄出手段と、実行する命令を解読して使
用する前記ベクトルプロセッサｐよびそのベクトルレジ
スタを指定する命令制御部とを備えるとともに、前記Ｖ
Ｐ構成決定手段の決定結果によって、複数の前記ベクト
ルプロセッサを適切なグループに分けて、各々のグルー
プの前記ベクトルプロセッサでそれぞれ異なる演算を行
うことにより購成されている。
以上のベクトルレジスタとｔｔむペクトルプロセッサの
複数台を有するベクトル処理装置において、ベクトル長
を格納するＶＬレジスタと、前記ベクトルプロセッサの
構成を変える時の境界値を格納する境界値レジスタと、
前記レジスタからベクトル長を読み出して前記境界値レ
ジスタに格納している境界値に比較して比較結果を出力
するＶＬ判断手段と、前記ＶＬ判断手段の出力結果によ
って複数の前記ベクトルプロセッサのうちで同一の処理
を行うグループを決定する■Ｐ構成決定手段と、前記Ｖ
Ｐ構成決定手段で決定した前記ベクトルプロセッサの構
成によって前記ＶＬレジスタに格納されているベクトル
長から前記ベクトルプロセッサ１台当たシのベクトル長
を算出して各々の前記ベクトルプロセッ１ｍ算出結果を
通知するＳｖｌ＄出手段と、実行する命令を解読して使
用する前記ベクトルプロセッサｐよびそのベクトルレジ
スタを指定する命令制御部とを備えるとともに、前記Ｖ
Ｐ構成決定手段の決定結果によって、複数の前記ベクト
ルプロセッサを適切なグループに分けて、各々のグルー
プの前記ベクトルプロセッサでそれぞれ異なる演算を行
うことにより購成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のベクトル処理装置の一実施例を示すブ
ロック図である。
ロック図である。
第１図に示すＶＩ，レジスタ１は、ベクトル長を格納し
ている。！た、ｖＬ判断手段２は、ベクトルプロセッサ
群６の構成を変える時の境界値を格納する境界値レジス
タ２−１を有し、■Ｌレジスタｌに格納しているＶＬを
その境界値と比較して比較結果をＶＰ構成決定手段３に
送出する。
ている。！た、ｖＬ判断手段２は、ベクトルプロセッサ
群６の構成を変える時の境界値を格納する境界値レジス
タ２−１を有し、■Ｌレジスタｌに格納しているＶＬを
その境界値と比較して比較結果をＶＰ構成決定手段３に
送出する。
そこで、ＶＰ構成決定手段３は、ＶＬ判断手段２の比較
結果を基にして、複数のベクトルプロセッサ６−１ ．
６−２ ． ６−３ ． ６−４を適切なグループに
分け、各グループのベクトルプロセッサの数を決定する
。
結果を基にして、複数のベクトルプロセッサ６−１ ．
６−２ ． ６−３ ． ６−４を適切なグループに
分け、各グループのベクトルプロセッサの数を決定する
。
そして、Ｓｖｌ算出手段４は、ＶＬレジスタｌに格納さ
れているＶＬを読み出し、そのＶＬをＶＰ構成決定手段
３で決定した各グループのベクトルプロセッサの数で割
ることによって、ベクトルプロセッサ１台当たりのベク
トル長であるＳｖｌ を算出し、各ベクトルプロセッサ
６−１．６−２．６−３．６−４にＳｖｌを通知する。
れているＶＬを読み出し、そのＶＬをＶＰ構成決定手段
３で決定した各グループのベクトルプロセッサの数で割
ることによって、ベクトルプロセッサ１台当たりのベク
トル長であるＳｖｌ を算出し、各ベクトルプロセッサ
６−１．６−２．６−３．６−４にＳｖｌを通知する。
壕た、命令制御部５は、主記憶部（図示せず）から送ら
れた命令を解読し、その命令で使用するベクトルプａセ
，サとそのベクトルレジスタとを指定し、指定されたベ
クトルプロセッサにその命令を送出する。
れた命令を解読し、その命令で使用するベクトルプａセ
，サとそのベクトルレジスタとを指定し、指定されたベ
クトルプロセッサにその命令を送出する。
一方、ベクトルプロセッサ群６は、複数のベクトルプロ
セッサ６−１ ． ６−２ ． ６−３ ． ６−４で
構威されてかり、ＶＰ構成決定手段３で決定した通りに
、ベクトルプロセッサの構成を変えることができ、命令
制御部５で指定ざれたベクトルプロセッサが、Ｓｖ／算
出手段４で求められたＳｖＪで演算を実行する。
セッサ６−１ ． ６−２ ． ６−３ ． ６−４で
構威されてかり、ＶＰ構成決定手段３で決定した通りに
、ベクトルプロセッサの構成を変えることができ、命令
制御部５で指定ざれたベクトルプロセッサが、Ｓｖ／算
出手段４で求められたＳｖＪで演算を実行する。
次に、本実施例の動作を一例を用いて説明する。
以下に示すような命令列
ニツイテ、ＶＬ＝２５ ６０時とＶＬ＝３ ２＋７）時
．！＝の演算動作について説明する。
．！＝の演算動作について説明する。
なか、ベクトルプロセッサ群６は、４台のベクトルプロ
セッサ６−１ ． ６−２ ． ６−３ ． ６−４で
構成されているものとし、境界値レジスタ２一１には、
ベクトルプロセッサの構成かかわる境界値として６４と
１２８とが格納されているとする。
セッサ６−１ ． ６−２ ． ６−３ ． ６−４で
構成されているものとし、境界値レジスタ２一１には、
ベクトルプロセッサの構成かかわる境界値として６４と
１２８とが格納されているとする。
すなわち、ＶＬ≦６４では４台のベクトルプロセッサが
１台ずつ並行に働き、６４＜ＶＬ≦１２８では２台１組
で働き、ＶＬ＞１２８では全ベクトルプロセッサの４台
で同一の処理を行うものとする。
１台ずつ並行に働き、６４＜ＶＬ≦１２８では２台１組
で働き、ＶＬ＞１２８では全ベクトルプロセッサの４台
で同一の処理を行うものとする。
筐ず、ＶＬ＝２ ５ ６の時について説明すると、ＶＬ
判断手段２及びＶＰｊｓ或決定手段３によって、４台の
ベクトルプロセッサで同一の処理を行うことを決定し、
Ｓｖｌ算出手段４でＳｖｌとして６４を算出する。そこ
で、ベクトルプロセッサ群６ぱ、従来通りベクトルデー
タを４等分しての式から■式筐で順次に処理を行う。
判断手段２及びＶＰｊｓ或決定手段３によって、４台の
ベクトルプロセッサで同一の処理を行うことを決定し、
Ｓｖｌ算出手段４でＳｖｌとして６４を算出する。そこ
で、ベクトルプロセッサ群６ぱ、従来通りベクトルデー
タを４等分しての式から■式筐で順次に処理を行う。
次に、ＶＬ＝３２の時について説明すると、■Ｌ判断手
段２及びＶＰ構戒決定手段３によって、ベクトルプロセ
ッサが１台ずつ並行に異る処理を行うことを決定し、Ｓ
ｖｌ算出手段では、Ｓｖｌとして３２を算出する。
段２及びＶＰ構戒決定手段３によって、ベクトルプロセ
ッサが１台ずつ並行に異る処理を行うことを決定し、Ｓ
ｖｌ算出手段では、Ｓｖｌとして３２を算出する。
また、命令制御部５は、主記憶部（図示せず）からの命
令を解読し、■式の演算をベクトルプロセッサ６−１で
、■式の演算をベクトルブロセッｆ６−２で、■式の演
算をベクトルプロセッサ６一３で、■式の演算をベクト
ルプロセッサ６−４で行うように指示する。
令を解読し、■式の演算をベクトルプロセッサ６−１で
、■式の演算をベクトルブロセッｆ６−２で、■式の演
算をベクトルプロセッサ６一３で、■式の演算をベクト
ルプロセッサ６−４で行うように指示する。
そこで、ベクトルプロセッサ群６は、■Ｐ構成決定千段
３で決定した通りに、４台のベクトルブロセッｔ６−１
．６−２ ．６−３ ．６−４が並行に異る処理を行
えるように構成を変更する。
３で決定した通りに、４台のベクトルブロセッｔ６−１
．６−２ ．６−３ ．６−４が並行に異る処理を行
えるように構成を変更する。
第２図は本実施例のベクトル処理装置によるＶＬ＝３２
の演算動作の一例を示すタイムチャートである。
の演算動作の一例を示すタイムチャートである。
ＶＬ＝３ ２の時には、第４図に示すように、筐ず、ベ
クトルプロセッサ６−１でＡ （Ｉ）をロードし、ベク
トルプロセッサ６−２でＢ（Ｉ）をロードし、ベクトル
ブロセ，サ６−３でＣ（１）をロードし、ベクトルプロ
セッサ６−４でＤ（Ｉ）をロードする。このように、４
台のベクトルプロセッサは、並行に異る処理を行うので
、演算器が４つに増えることとなる。
クトルプロセッサ６−１でＡ （Ｉ）をロードし、ベク
トルプロセッサ６−２でＢ（Ｉ）をロードし、ベクトル
ブロセ，サ６−３でＣ（１）をロードし、ベクトルプロ
セッサ６−４でＤ（Ｉ）をロードする。このように、４
台のベクトルプロセッサは、並行に異る処理を行うので
、演算器が４つに増えることとなる。
そこで、Ａ（Ｉ） ， Ｂ（Ｉ） ， Ｃ（Ｉ） ，
Ｄ（１）のベクトルデータをロードする際には、ベクト
ルレジスタでの干渉が起こらないので、Ａ−１でＡ（Ｉ
）のアドレス送出が終了したら、直ちにＢ−ｌでＢ （
Ｉ）のアドレス送出を開始し、続いてＣ−１，Ｄ−１で
Ｃ（Ｉ），Ｄ （Ｉ）のアドレス送出を開始する。
Ｄ（１）のベクトルデータをロードする際には、ベクト
ルレジスタでの干渉が起こらないので、Ａ−１でＡ（Ｉ
）のアドレス送出が終了したら、直ちにＢ−ｌでＢ （
Ｉ）のアドレス送出を開始し、続いてＣ−１，Ｄ−１で
Ｃ（Ｉ），Ｄ （Ｉ）のアドレス送出を開始する。
１た、各ベクトルプロセッサ６−１．６−２．６−３．
６−４が、Ａ−２，Ｂ−２，Ｃ−２，Ｄ−２でベクトル
データをベクトルレジスタに書き込むと同時に、演算器
は、Ａ−３ ， Ｂ−３ ， Ｃ 一３，［）−３でベ
クトルデータをベクトルレジスタから読み出して演算を
行い、Ａ−４，Ｂ−４．Ｃ−４．１）−４で演算結果を
命令で指定されるベクトルレジスタへ格納する。つｉり
、■，■，■，■式の演算が、並行して処理される。
６−４が、Ａ−２，Ｂ−２，Ｃ−２，Ｄ−２でベクトル
データをベクトルレジスタに書き込むと同時に、演算器
は、Ａ−３ ， Ｂ−３ ， Ｃ 一３，［）−３でベ
クトルデータをベクトルレジスタから読み出して演算を
行い、Ａ−４，Ｂ−４．Ｃ−４．１）−４で演算結果を
命令で指定されるベクトルレジスタへ格納する。つｉり
、■，■，■，■式の演算が、並行して処理される。
以上説明したように、本発明のベクトル処理装置は、ベ
クトル長の短かい時にも、全ベクトルプロセッサにデー
タを割り振らずに、複数のベクトルプロセッサを適切な
グループに分け、各グループで異なる演算を行うことに
よって、メモリアクセスタイムなどのＶＬに関係のない
時間が演算処理時間に隠れてし１うことにより、ｌ要素
当たりに換算した処理時間がベクトル長の長い時とほと
んどかわらないほど速くなるという効果を有している。
クトル長の短かい時にも、全ベクトルプロセッサにデー
タを割り振らずに、複数のベクトルプロセッサを適切な
グループに分け、各グループで異なる演算を行うことに
よって、メモリアクセスタイムなどのＶＬに関係のない
時間が演算処理時間に隠れてし１うことにより、ｌ要素
当たりに換算した処理時間がベクトル長の長い時とほと
んどかわらないほど速くなるという効果を有している。
加えて、本発明のベクトル処理装置は、適切なグループ
に分かれたベクトルプロセッサが互いに独立して動作す
ることによって演算器が増えるので、演算器ネックによ
る処理の中断が少なくなるという効果も有している。
に分かれたベクトルプロセッサが互いに独立して動作す
ることによって演算器が増えるので、演算器ネックによ
る処理の中断が少なくなるという効果も有している。
第１図は本発明のベクトル処理装置の一実施例を示すプ
ロ，ク図、第２図は本実施例のベクトル処理装置による
ＶＬ＝３２の演算動作の一例を示すタイムチャート、第
３図は従来のベクトル処理装置によるＶＬ＝２５６の演
算動作の一例を示すタイムチャート、第４図は従来のベ
クトル処理装置によるＶＬ＝６４の演算動作の一例を示
すタイムチャートである。 ｌ・・・・・・ｖＬレジスタ、２・・・・・・ＶＬ判断
手段、３・・・・・・ＶＰ構成決定手段、４・・・・・
・Ｓｖｌ算出手段、５・・・・・・命令制御部、６・・
・・・・ベクトルプロセッサ群、６−１ ． ６−２
． ６−３ ． ６−ｌｌ・・・・・・ベクトルプロセ
ッサ、２−１・・・・・・境界値レジスタ。
ロ，ク図、第２図は本実施例のベクトル処理装置による
ＶＬ＝３２の演算動作の一例を示すタイムチャート、第
３図は従来のベクトル処理装置によるＶＬ＝２５６の演
算動作の一例を示すタイムチャート、第４図は従来のベ
クトル処理装置によるＶＬ＝６４の演算動作の一例を示
すタイムチャートである。 ｌ・・・・・・ｖＬレジスタ、２・・・・・・ＶＬ判断
手段、３・・・・・・ＶＰ構成決定手段、４・・・・・
・Ｓｖｌ算出手段、５・・・・・・命令制御部、６・・
・・・・ベクトルプロセッサ群、６−１ ． ６−２
． ６−３ ． ６−ｌｌ・・・・・・ベクトルプロセ
ッサ、２−１・・・・・・境界値レジスタ。
Claims (1)
- １つ以上の演算器と１つ以上のベクトルレジスタとを含
むベクトルプロセッサ（以下に、ＶＰという）の複数台
を有するベクトル処理装置において、ベクトル長（以下
に、ＶＬという）を格納するＶＬレジスタと、前記ベク
トルプロセッサの構成を変える時の境界値を格納する境
界値レジスタと、前記ＶＬレジスタからベクトル長を読
み出して前記境界値レジスタに格納している境界値に比
較して比較結果を出力するＶＬ判断手段と、前記ＶＬ判
断手段の出力結果によって複数の前記ベクトルプロセッ
サのうちで同一の処理を行うグループを決定するＶＰ構
成決定手段と、前記ＶＰ構成決定手段で決定した前記ベ
クトルプロセッサの構成によって前記ＶＬレジスタに格
納されているベクトル長から前記ベクトルプロセッサ１
台当たりのベクトル長（以下に、Ｓｖｌという）を算出
して各々の前記ベクトルプロセッサに算出結果を通知す
るＳｖｌ算出手段と、実行する命令を解読して使用する
前記ベクトルプロセッサおよびそのベクトルレジスタを
指定する命令制御部とを備えるとともに、前記ＶＰ構成
決定手段の決定結果によって、複数の前記ベクトルプロ
セッサを適切なグループに分けて、各々のグループの前
記ベクトルプロセッサでそれぞれ異なる演算を行うこと
を特徴とするベクトル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18947989A JPH0354665A (ja) | 1989-07-21 | 1989-07-21 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18947989A JPH0354665A (ja) | 1989-07-21 | 1989-07-21 | ベクトル処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0354665A true JPH0354665A (ja) | 1991-03-08 |
Family
ID=16241951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18947989A Pending JPH0354665A (ja) | 1989-07-21 | 1989-07-21 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0354665A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018182189A (ja) * | 2017-04-19 | 2018-11-15 | 株式会社ニューフレアテクノロジー | マルチ荷電粒子ビーム描画装置及びマルチ荷電粒子ビーム描画方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62152071A (ja) * | 1985-12-25 | 1987-07-07 | Nec Corp | デ−タ処理装置 |
| JPS63101966A (ja) * | 1986-10-17 | 1988-05-06 | Nec Corp | ベクトル処理装置 |
-
1989
- 1989-07-21 JP JP18947989A patent/JPH0354665A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62152071A (ja) * | 1985-12-25 | 1987-07-07 | Nec Corp | デ−タ処理装置 |
| JPS63101966A (ja) * | 1986-10-17 | 1988-05-06 | Nec Corp | ベクトル処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018182189A (ja) * | 2017-04-19 | 2018-11-15 | 株式会社ニューフレアテクノロジー | マルチ荷電粒子ビーム描画装置及びマルチ荷電粒子ビーム描画方法 |
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