JPH05127903A - 並列処理マイクロプロセツサ - Google Patents

Abstract

(57)【要約】 【目的】本発明は、使用するアプリケーションに従い、
並列実行する命令の組み合わせを変更することをのでき
る並列処理マイクロプロセッサを構築することを主な特
徴とする。 【構成】マイクロプロセッサの並列処理制御に関する制
御情報の一部を保持する書き換え可能な並列処理情報保
持回路９を備え、この並列処理情報保持回路９に、後述
する制御情報を書き込み、命令実行時、保持されている
制御情報を参照することによってによってそのマイクロ
プロセッサの並列処理動作を制御し、そのマイクロプロ
セッサの動作時に同時実行する命令の組み合わせを可変
とすることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、複数命令を同時並行
処理する並列処理マイクロプロセッサに関する。

【０００２】

【従来の技術】従来、複数命令を同時実行するマイクロ
プロセッサは、全ての命令の組み合わせについて複数命
令の同時実行が可能なわけではなく、同時実行可能な命
令の組み合わせが現れた場合に限りそれらを同時に実行
する。従って同時実行不可能な命令の組み合わせが現れ
た場合にはそれらの命令を逐次実行しているのが現状で
あった。

【０００３】

【発明が解決しようとする課題】上述したように、並列
処理を行うマイクロプロセッサは、同時実行する命令の
組み合わせがマイクロプロセッサの設計時に決定される
ため固定的であり、その組み合わせを変更することはマ
イクロプロセッサを再設計することにあたる。

【０００４】しかしながら、そのマイクロプロセッサを
使用するシステムによっては、不必要な同時実行可能な
命令の組み合わせが存在する場合がある。そのような不
要な同時実行する命令の組み合わせが存在すると無駄な
電力を消費していることになり好ましくない。

【０００５】一方、従来のソフトウェアを動作させる場
合には、同時実行できない命令の組み合わせが存在して
も、そのマイクロプロセッサ専用のコンパイラによって
最適化されたソフトウェアを実行するならば、同時実行
が可能に命令の組み合わせも増加する。

【０００６】しかしながら従来は同時実行可能な命令の
組み合わせが固定的であるため、これらの命令の組み合
わせは同時実行できずに逐次処理され、処理速度を向上
させることができない等の問題があった。

【０００７】この発明は上記事情に鑑みてなされたもの
であり、使用するアプリケーションに従い、並列実行す
る命令の組み合わせを変更することをのできる並列処理
マイクロプロセッサを提供することを目的とする。

【０００８】また、本発明は、１個のマイクロプロセッ
サが持つ論理回路で、専用ソフトウェアを実行する高速
動作用、従来からあるソフトウェアを実行する標準動作
用、あるいは低消費電力用など多種の用途に対応できる
並列処理マイクロプロセッサを提供することを目的とす
る。

【０００９】

【課題を解決するための手段】本発明は、命令が記憶さ
れる記憶装置と、この記憶装置から複数命令を同時に読
みだし、それぞれの命令を解読する命令フェッチ回路
と、あらかじめ複数命令の同時実行をコントロールする
ための制御情報が書き込まれる書き替え可能なメモリを
持つ並列処理情報保持回路と、上記命令フェッチ回路か
ら得られる信号と並列処理情報保持回路出力を使用して
その命令が同時実行すべき命令群か否かをチェックし、
複数命令を同時実行するか、もしくは先に読み出された
命令のみを実行するための制御信号を生成する命令実行
制御回路とを具備し、同時実行すべき命令の組み合わせ
を可変とすることを特徴とする。

【００１０】

【作用】本発明は、マイクロプロセッサの並列処理制御
に関する制御情報の一部を保持する書き換え可能な並列
処理情報保持回路を備え、この並列処理情報保持回路
に、後述する制御情報を書き込み、命令実行時、保持さ
れている制御情報を参照することによってによってその
マイクロプロセッサの並列処理動作を制御するものであ
り、そのマイクロプロセッサの動作時に同時実行する命
令の組み合わせを可変とすることを特徴とする。上記並
列処理情報保持回路には、命令コードをグループ化し、
このグループコードの組み合わせにより同時実行すべき
か否かを決める並列処理情報が記憶され、先命令のグル
ープコードにてアクセスし、得られる出力と後続命令の
グループコードとを比較することにより先命令と後続命
令を同時実行すべきか否かの情報が得られる。

【００１１】本発明はマイクロプロセッサの並列処理す
る命令の組み合わせを動作時に設定可能とすることで、
用途に合わせてこの設定を変更すれば、１つのプロセッ
サで高速動作用、標準動作用、低消費電力用等多種の用
途に適合するマイクロプロセッサを実現できる。

【００１２】

【実施例】以下、図面を使用して本発明実施例について
詳細に説明する。

【００１３】図１は本発明の実施例を示すブロック図で
ある。図において、符号１はシステムバスであり、外部
の主記憶装置と接続される。符号２はシステムバスイン
タフェース部であり、システムバス１の制御を行う。

【００１４】符号３は第１命令バッファであり、システ
ムバスインタフェース部２に接続され、外部接続された
主記憶から読み出した命令コードを保持する。符号４は
第２命令バッファであり、システムバスインタフェース
部２に接続され、外部接続された主記憶から読み出した
命令コードを保持する。

【００１５】符号５は第１命令デコーダであり、第１命
令バッファ３に保持されている命令コードをデコード
し、制御回路７へ送る。符号６は第２命令デコーダであ
り、第２命令バッファ４に保持されている命令コードを
デコードし、制御回路７へ送る。

【００１６】制御回路７は、内部制御信号１６と命令デ
コーダ５，６の出力と並列処理情報保持回路９の出力か
ら内部制御信号８を生成する。符号８は内部制御信号で
あり、本マイクロプロセッサの各回路の制御を行う。

【００１７】並列処理情報保持回路９は、制御回路７か
ら命令バッファ３，４に保持されているそれぞれの命令
コードを識別できる信号を受信し、その２命令が並列処
理可能あるいは不可能を示す信号を制御回路７へ返す。
符号１０はマルチプレクサ（ＭＵＸ）であり、データラ
ッチ１５とシステムバスインタフェース部２からのデー
タのいずれか一方を選択出力する。符号１１は汎用レジ
スタであり、外部接続された主記憶から読み出したデー
タ、あるいは演算結果を保持する。

【００１８】符号１２はマルチプレクサ（ＭＵＸ）であ
り、演算もしくはストアするデータを選択する。符号１
３はデータラッチ（ＬＡＴ）であり、演算もしくはスト
アするデータを保持する。

【００１９】符号１４は演算回路であり、内部制御信号
８によって演算を行う。符号１５はデータラッチ（ＬＡ
Ｔ）であり、演算結果を保持する。符号１６は内部制御
信号であり、本マイクロプロセッサの各回路の状態を制
御回路７へ伝える。

【００２０】図２は、図１に示す並列処理情報保持装置
の内部構成を示すブロック図である。図において、符号
９１はメモリであり、並列処理情報を保持する。符号９
２は比較器であり、メモリ９１から出力される並列処理
情報と後命令グループコードのデコード信号を比較し、
先命令と後命令が同時実行可能か否かを判定する。符号
９３は後命令グループコードをデコードして比較器９２
をコントロールするデコーダである。

【００２１】以下、本発明実施例の動作について詳細に
説明する。まず、バスインタフェース部２は外部接続さ
れた主記憶から２命令を同時に読み出す。読み出された
２つの命令コードはそれぞれ、先命令は第１命令バッフ
ァ３に、後命令は第２命令バッファ４に保持される。各
命令コードはそれぞれ対応する命令デコーダ５，６で解
読される。

【００２２】制御回路７は命令デコーダ５，６から解読
された信号を受け取り、その信号の一部と並列処理情報
保持回路９を使用して、その２命令並列実行可能な組み
合わせであるかどうかを調べる。その結果、その２命令
が並列実行可ならば、制御回路７は、次のサイクルで２
命令を並列実行するための内部制御信号８を生成する。

【００２３】並列実行不可ならば、制御回路７は次サイ
クルで第１命令バッファ３に入っている先命令のみ実行
するための内部制御信号８を生成する。並列実行不可の
場合、残された後命令は次のサイクルで第１命令バッフ
ァ４に入ってくる命令と上記動作を繰り返す。

【００２４】以上の動作説明は並列処理情報保持回路９
へ何らかの値がすでに設定されていることを仮定した
が、命令コードの一部に並列処理情報保持回路９へ制御
情報を書き込むための命令コードを与えておき、その命
令コードを上記動作説明と同様の方法で解釈実行するこ
とにより、並列処理情報保持回路９へ制御情報を書き込
む。

【００２５】並列処理情報保持回路９を更に詳しく説明
する。図２は同時実行するか否かによって、マイクロプ
ロセッサの全命令コードを第０グループから第７グルー
プまで８グループに分割した場合の並列処理情報保持回
路を例示して説明している。従って、メモリ９１として
８ワード×８ビットのＲＡＭを使用し、３ビットの先命
令グループコードを入力として得、、そのメモリ出力
を、３ビットの後命令グループコードのデコード結果
（デコーダ９３）出力と共に比較器９２へ供給してい
る。

【００２６】メモリ９１において、アドレス０番地のデ
ータの第０ビットは、先命令のグループコードが０で後
命令のグループコードが０の場合に、この命令の組み合
わせを同時実行するか否かを表す。同様にアドレス０番
地のデータの第１ビットから第７ビットまでは、先命令
のグループコードが０の場合について、後命令が第１グ
ループから第７グループまでの場合の並列処理情報を表
す。また、アドレス１番地から７番地までについても同
様に先命令が第１グループから第７グループの場合の並
列処理情報を表す。これにより先命令のグループコード
メモリ９１をアドレッシングすれば、予め書き込んであ
るそのグループの並列処理情報が出力される。

【００２７】この出力信号と後命令のグループコードを
デコードした信号とを比較器９２で比較すれば、先命令
と後命令を同時実行するか否かの情報が得られるので、
その結果を同時実行制御信号へ出力する。

【００２８】

【発明の効果】以上説明のように本発明によれば、マイ
クロプロセッサの並列処理する命令の組み合わせを動作
時に設定可能とすることで、用途に合わせてこの設定を
変更すれば、１つのプロセッサで高速動作用、標準動作
用、あるいは低消費電力用等多種の用途に適合するマイ
クロプロセッサを提供できる。

【図面の簡単な説明】

【図１】本発明の実施例を示すブロック図。

【図２】図１に示す並列処理情報保持装置の内部構成を
示すブロック図。

【符号の説明】 １…システムバス、２…システムバスインタフェース
部、３，４…命令バッファ、５，６…命令デコーダ、７
…制御回路、９…並列処理情報処理回路、９１…メモ
リ、９２…比較器、９３…後命令グループコードデコー
ダ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 命令が記憶される記憶装置と、この記憶
   装置から複数命令を同時に読み出し、それぞれの命令を
   解読する命令フェッチ回路と、予め複数命令の同時実行
   をコントロールするための制御情報が書き込まれる書き
   替え可能なメモリを持つ並列処理情報保持回路と、上記
   命令フェッチ回路から得られる信号と並列処理情報保持
   回路の出力を使用してその命令が同時実行すべき命令群
   か否かをチェックし、複数命令を同時実行するための制
   御信号、もしくは先に読み出された命令のみを実行する
   ための制御信号を生成する命令実行制御回路とを具備す
   ることを特徴とする並列処理マイクロプロセッサ。
2. 【請求項２】 上記並列処理情報保持回路には、命令コ
   ードをグループ化し、このグループコードの組み合わせ
   により同時実行すべきか否かを決める並列処理情報が記
   憶され、先命令のグループコードにてアクセスし、得ら
   れる出力と後続命令のグループコードとを比較すること
   により先命令と後続命令を同時実行すべきか否かの情報
   を得ることを特徴とする請求項１記載の並列処理マイク
   ロプロセッサ。