JPS6323585B2 - - Google Patents

Description

【発明の詳細な説明】

〔本発明の技術的分野〕 本発明は、マイクロワードのシーケンスが各々
のシステム命令の実行を制御するのに用いられ
る、マイクロプログラム式デイジタル・データ・
プロセツサおよびデイジタル・コンピユータのよ
うな、マイクロプログラム式デイジタル・システ
ムにおいて使用するマイクロワード生成機構に関
連する。本発明は特に、主要回路部分がLSIチツ
プ上に形成されているデータ・プロセツサおよび
デイジタル・コンピユータにおいて有用である。 〔先行技術の説明〕 マイクロプログラム式デイジタル・コンピユー
タまたはデータ・プロセツサに於ては、システム
命令又はユーザのソフトウエア・プログラムから
得られるプロセツサ命令を実行するのに必要な内
部プロセツサ制御動作を与えるマイクロワードは
内部制御記憶から読出される。マイクロワードは
１回に１つずつ記憶装置から読出されて制御レジ
スタにセツトされる。各々のマイクロワードは複
数の２進ビツトから成り、その一部分または全部
は複数ビツトの制御グループすなわち制御フイー
ルドに配列されることがある。制御レジスタはデ
ータ・プロセツサにある各種のデータ・フロー・
ゲートおよびデータ処理機構を制御する要素の制
御点信号を生じるデコーダ機能を駆動する。各々
のマイクロワードは１マイクロワード・サイクル
の間、データ・プロセツサの内部動作を制御す
る。通常は１つのプロセツサ命令を実行するのに
数個のマイクロワードが必要である。あるプロセ
ツサ命令は少数のマイクロワードだけを必要とす
るが、他のプロセツサ命令にはその実行を完了す
るのに多数のマイクロワードを必要とするものが
ある。 現在、データ・プロセツサのマイクロワード制
御ユニツト部分を含む主要な部分はLSIチツプ上
に組立てられる傾向にある。総体的な目的な単一
のチツプ上に与えうるデータ処理機能の数を増加
することであり、究極的な目標は単一チツプ上に
完全なデータ・プロセツサまたはデイジタル・コ
ンピユータを設けることである。現在、単一チツ
プ上に最大数の回路をパツクする最良の技術はい
わゆるMOSFET技術である。前記技術はチツプ
上に極めて高い回路密度を可能にするが、残念な
ことにMOSFET回路は、例えば、いわゆるバイ
ポーラIC技術のような他のIC技術によつて組立
てられた回路よりも動作速度がいくらか低い。従
つて、MOSFET回路を使用するデータ処理機構
の動作速度を高める方法を発見することが望まし
い。また、たとえMOSFET回路が高い回路密度
を与えても、回路スペースを無駄にしないよう注
意しなければならない。言い換えれば、チツプ上
に要求される回路の総数を減少する回路機構を与
えることが望ましいことに変りはない。 〔本発明の概要〕 本発明によつて、MOSFET回路技術によつて
容易に組立てられ、且つ現在入手しうる（全マイ
クロワード・ビツト容量が）同等の大きさの
MOSFETマイクロワード生成機構によつて与え
られる動作速度よりもかなり高速の動作速度を与
えるすぐれたマイクロワード生成機構が与えられ
る。これは、一般に、在来のランダム・アクセス
制御記憶ユニツトおよびそのアドレス指定回路を
複数のPLA（プログラマブル論理アレイ）に置換
えたマイクロワード生成機構を与えることによつ
て達成され、特に、条件付き飛越しおよび条件付
き分岐型のプロセツサ令令の実行を、より効率的
で迅速に処理しうる先例のないPLA構成を与え
ることによつて達成される。大抵のユーザ・プロ
グラムは相当な数の分岐および飛越し命令を含ん
でいるから、通常、全体の処理時間のかなりの節
約が可能になる。 条件付き飛越しおよび分岐命令を実行するに当
つて、最初に少なくとも１つの条件標識信号を検
査して特定の条件が満たされているかどうかを決
定する必要がある。それが満たされている場合、
順次プロセツサ命令からの特定の飛越しまたは分
岐が行なわれる。そうでない場合には、飛越しま
たは分岐は行なわれず、ユーザ・プログラムの次
の順次プロセツサ命令が実行される。 本発明に従つて、この条件検査は大多数のマイ
クロワードを生じる他のPLAとは別個のPLAに
よつて実行される。この別個の条件検査PLAは、
分岐または非分岐マイクロワード・シーケンスが
生成されるかどうかを決定するのに用いられる、
簡単な「イエス」または「ノー」の判断信号を生
成する。これにはいくつかの利点があり、例え
ば、主要PLA機構において必要とする積線の数
を減少させ、主要PLA機構の大きさを縮小して
その動作速度を改善するのに役立つ。同時に、条
件検査PLAの寸法は比較的小さく、その動作速
度は非常に速い。また、別個の条件検査PLAの
アクセスは主要PLA機構の通常の動作とオーバ
ラツプしうるから、時間の一層の節約が実現され
る。 また、本発明に従つて、分岐および飛越し命令
を実行するのに必要なマイクロワードを生成する
更に別個のPLAを設けることによつて、性能を
一層すぐれたものにすることができる。この別個
の分岐コードPLAは分岐型のプロセツサ命令の
マイクロワード・シーケンスを供給するが、主要
PLA機構は非分岐型プロセツサ命令のマイクロ
ワード・シーケンスを与える。この場合、条件検
査PLAからの判断信号は分岐コードPLAに供給
され、分岐コードPLAによつて生成されるマイ
クロワード・シーケンスの選択を制御する。この
条件検査PLAと分岐コードPLAの組合せは、非
分岐型のシステム命令を実行するためのマイクロ
ワード・シーケンスを与えているPLA構造の残
りの部分と並行して動作する非常に高速な径路を
与える。これは分岐マイクロワードの極めて高速
な使用を可能にする。 本明細書で用いる用語「分岐型」は、データ・
プロセツサを次の順次プログラム命令以外の命令
に行かせる、分岐命令、飛越し命令および他のど
んな種類のプログラム命令をも含む包括的な用語
として用いられている。 〔詳細な説明〕 Ａ データ・プロセツサ（第１図） 第１図には各々のシステム命令の実行を制御
するのにマイクロワードのシーケンスが用いら
れるマイクロプログラム式デイジタル・システ
ム１０の機能ブロツク図が示されている。この
デイジタル・システム１０はマイクロプログラ
ム式デイジタル・コンピユータ即ちデイジタ
ル・データ・プロセツサ（以下、単にプロセツ
サという）である。このプロセツサ１０は特に
LSIチツプ上に組立てるのに適合する。プロセ
ツサ１０には、データ・フロー・ユニツト１
１、主記憶ユニツト１２、Ｉ／Ｏ（入出力）ユ
ニツト１３、制御ユニツト１４およびクロツク
発生器１５が含まれる。データ・フロー・ユニ
ツト１１は時にはCPUと呼ばれ、ALU、各種
のハードウエアのレジスタおよびカウンタ、局
所記憶ユニツト、ならびにこれらを相互接続す
るバス・システムなどを含む。データ・フロ
ー・ユニツト１１はユーザ・データの加算、減
算、再配列および他の処理を行ない、計算機の
ユーザが要求する結果を生成するユニツトであ
る。制御ユニツト１４はデータ・フロー・ユニ
ツト１１、主記憶ユニツト１２、Ｉ／Ｏユニツ
ト１３の動作を、これらのユニツトに存在する
各種の動作機構に供給される制御点信号によつ
て制御する。図面を簡略化するため、それぞれ
のレジスタ・カウンタ等への制御点信号線の大
部分の接続は図示されていない。 多重導線のプロセツサ・バス１６はデータ・
フロー・ユニツト１１にある各種のレジスタ、
カウンタおよび他の動作ユニツトを相互接続す
るのに用いられる。ここでは、このプロセツ
サ・バス１６は16ビツトすなわち16の導線から
なるバスであるものとし、それに合わせて、プ
ロセツサ・バス１６に接続された各種のレジス
タおよびカウンタは16ビツトのレジスタおよび
カウンタであるものとする。 データ・フロー・ユニツト１１には命令レジ
スタ１７、Ａレジスタ１８およびＢレジスタ１
９が含まれ、その各々はプロセツサ・バス１６
にその入力回路とその出力回路がどちらも接続
され、それに複数ビツトの２進信号を供給する
とともに、それから複数ビツトの２進信号を受
取る。Ａレジスタ１８と、Ｂレジスタ１９は
ALU２０を駆動し、ALU２０の出力は16ビツ
トのゲート回路２１によつてプロセツサ・バス
１６に送られる。また、データ・フロー・ユニ
ツト１１には、命令アドレス・カウンタ２２、
命令アドレス・レジスタ２３およびデータ・ア
ドレス・カウンタ２４が含まれ、これらはプロ
セツサ・バス１６に接続された主記憶ユニツト
１２の記憶アドレスを与える。命令アドレス・
レジスタ２３は複数ワード命令の場合に有用で
ある。その場合、命令の第１のワードのアドレ
スは命令アドレス・レジスタ２３にロードされ
て保管されるが、命令アドレス・カウンタ２２
は更新され、状況によつて命令の第２のワード
または第２および第３のワードをアドレス指定
する。第１のワードには実行される特定の命令
を識別する命令コード・フイールドが含まれて
いる。 データ・フロー・ユニツト１１には更に、局
所記憶ユニツト２５、およびそれに関連する
LSAR（局所記憶アドレス・レジスタ）２６な
らびにLSDR（局部記憶データ・レジスタ）２
７が含まれている。LSDR２７はプロセツサ・
バス１６に接続されて２進データをプロセツ
サ・バス１６から局所記憶ユニツト２５へ、ま
たはその逆に転送するのに用いられる。局所記
憶ユニツト２５には、各種の汎用レジスタが含
まれ、プロセツサ１０がユーザ・プログラムを
実行している間、データ等を一時的に記憶す
る。説明を簡略化するため、LSAR２６は制御
ユニツト１４から局所記憶アドレスを受取るも
のとする。 主記憶ユニツト１２には主記憶機構２８、
SAR（記憶アドレス・レジスタ）２９および
SDR（記憶データ・レジスタ）３０が含まれて
いる。SAR２９はプロセツサ・バス１６に接
続され、命令アドレス・カウンタ２２とデー
タ・アドレス・カウンタ２４から記憶アドレス
を受取る。SDR３０もプロセツサ・バス１６
に接続され、データ、命令等を主記憶機構２８
からプロセツサ・バス１６へ、またはその逆に
転送する。 Ｉ／Ｏユニツト１３には、データ・プロセツ
サ１０に関連する各種の周辺ユニツトに通じる
Ｉ／Ｏバス３２に接続されているＩ／Ｏ駆動ユ
ニツト３１が含まれている。Ｉ／Ｏ駆動ユニツ
ト３１はＩ／Ｏレジスタ３３によつてプロセツ
サ・バス１６に接続されている。Ｉ／Ｏレジス
タ３３はデータをＩ／Ｏ駆動ユニツト３１から
プロセツサ・バス１６へ、またはその逆に転送
するのに用いられている。 制御ユニツト１４には、マイクロワード生成
機構が含まれ、各々のシステム命令ごとに、こ
の場合は命令レジスタ１７に存在するプロセツ
サ命令ごとにマイクロワードのシーケンスを生
成する。これらのマイクロワードは第１図に示
された各種の要素の動作を制御する制御点信号
を順次生成する。例えば、個々の制御点信号線
は制御ユニツト１４の出力からレジスタおよび
カウンタ１７，１８，１９，２２，２３，２
４，２７，２９，３０、および３３のロード制
御端子に通じている。同様に、各種の他の制御
点信号線が制御ユニツト１４の出力から各種の
レジスタおよびカウンタ１７，１８，１９，２
１，２２，２３，２４，２７，３０および３３
の出力ゲート端子に通じている。このように、
適切な制御点信号線の対を活性化することによ
つて、レジスタの１つはそのデータをプロセツ
サ・バス１６に出力することができ、もう１つ
のレジスタはプロセツサ・バス１６に現われる
データをそのレジスタ自身にロードすることが
できる。同じ制御目的で、更に制御点信号線が
ALU２０、ゲート回路２１およびLSAR２６
に通じている。図面を簡略化するため、第１図
で、これらの制御点信号線の大部分は図示され
ていない。例外として、制御点信号線３４が、
主記憶機構２８から取出されたプロセツサ命令
を命令レジスタ１７にロードするために、命令
レジスタ１７のロード制御端子に通じている。 プロセツサ１０によつて実行されるユーザ・
プログラムは最初、Ｉ／Ｏバス３２に接続され
た周辺装置の１つから主記憶機構２８にロード
される。この動作はＩ／Ｏ駆動ユニツト３１、
Ｉ／Ｏレジスタ３３、プロセツサ・バス１６お
よびSDR３０を介して行なわれる。その後、
ユーザ・プログラムはユーザ・プログラムを構
成するそれぞれのシステム命令またはプロセツ
サ命令を主記憶機構２８から順次に読取ること
によつて実行される。各々のプロセツサ命令は
順番にSDR３０を介してプロセツサ・バス１
６に転送され、次いで命令レジスタ１７にロー
ドされ、実行される特定のプロセツサ命令は複
数の導線からなるバス３５を介して制御ユニツ
ト１４で識別される。 命令レジスタ１７にロードされたプロセツサ
命令は、例えば、局所記憶ユニツト２５に存在
する第１のオペランドを主記憶機構２８の特定
のアドレスに位置する第２のオペランドに加
え、その結果を局所記憶ユニツト２５に記憶す
ることを要求することがある。このような命令
に応答して、制御ユニツト１４は適切な制御点
信号を活性化し、データ・フロー・ユニツト１
１は主記憶機構２８から第２のオペランドを取
出してそれをＡレジスタ１８にロードする。次
いで、制御ユニツト１４によつて第１のオペラ
ンドは局所記憶ユニツト２５からＢレジスタ１
９に転送される。ALU２０はＡレジスタ１８
とＢレジスタ１９の内容を加えるように命令さ
れる。加算の結果がALU２０の出力に現われ
ると、制御ユニツト１４は前記結果を局所記憶
ユニツト２５に転送し記憶する。現在の命令を
終了させるため、制御ユニツト１４によつて次
のプロセツサ命令が主記憶機構２８から取出さ
れ、命令レジスタ１７にロードされる。 複数ワード命令の場合、命令レジスタ１７に
ロードされるのは第１のワードである。考慮さ
れている特定の命令に応じて、その命令の第２
のワードおよび、もし使用されれば、第３のワ
ードはＡレジスタ１８、Ｂレジスタ１９、デー
タ・アドレス・カウンタ２４または局所記憶ユ
ニツト２５にある適切な汎用レジスタの中の少
なくとも１つにロードすることができる。 本発明は特に効率的かつ迅速な条件付き分岐
および条件付き飛越し型のプロセツサ命令に関
連する。これらの命令によつてプロセツサ１０
は、もし分岐または飛越し命令によつて指定さ
れた特定の条件が満たされれば、シーケンスを
外れた命令に飛越しまたは分岐する。もし特定
の条件が満たされなければ、プロセツサ１０は
単にユーザ・プログラムの次の順次命令の取出
しおよび実行を継続する。これらの飛越しおよ
び分岐条件は通常、ALU２０によつて実行さ
れた各種の算術および論理演算の結果に関連す
る。一般的な前記条件のセツトが第１表に示さ
れている。そのいずれかが特定の飛越しまたは
分岐命令によつて指定されることになる。

【表】

【表】 条件が満足されるかどうかを決定するために
は、ALU２０によつて実行された算術または
論理演算によつて生じた状態を表示するそれぞ
れの標識信号を与えることが必要である。第１
表に示すように、これらの標識信号はＥ、Ｃ、
Ｏ、ＮおよびＺ信号である。Ｅ信号は「偶数」
標識であつて、ALU動作の結果が偶数である
（最下位ビツトが０である）場合に１の値を得
る。Ｃ標識は「キヤリ」標識であつて、ALU
動作の結果が指定されたオペランドの大きさの
範囲内の符号なしの数として表示しえない場合
に１の値を得る。Ｏ信号は「オーバフロー」信
号であつて、ALU動作の結果が指定されたオ
ペランドの大きさの範囲内の符号つきの数とし
て表示しえない場合に１の値を得る。Ｎ信号は
「負」の標識信号であつて、ALU動作の結果が
負数である（最上位ビツトが１である）場合に
１の値を得る。Ｚ信号は「０」標識で、ALU
動作の結果が全０の場合に１の値を得る。 一例として、第２のオペランドが算術的に第
１のオペランドよりも小さいかどうかについて
の決定は、第１表に示したECONZ標識の中の
特定の標識を検査することによつて行なわれ
る。この場合には、検査されるのはＯ（符号つ
き数オーバフロー）およびＮ（負）の標識であ
り、２つの可能性が存在する。もしＯビツトが
０で且つＮビツトが１であるか、またはＯビツ
トが１で且つＮビツトが０であれば、指定され
た条件は満たされて分岐が行なわれる。この特
定の検査の場合、他の標識ビツト、すなわち
Ｅ、ＣおよびＺビツトは無視される。 第１表には、３ビツトの条件フイールドを有
する命令フオーマツトの場合に用いうる命令条
件コード値のセツトが示されている。第１表に
示された条件の半分は正（Ｐ）タイプの条件で
あり、他の半分は負（Ｎ）タイプの条件であ
る。Ｐタイプは「条件飛越し」および「条件分
岐」命令に用いられる。Ｎタイプは、「条件飛
越し−否定」および「条件分岐−否定」命令に
用いられる。これら２つのタイプの命令に対し
てそれぞれ異なつた命令コードが用いられ制御
ユニツト１４はこの相違から実行される特定の
タイプを決定する。第１表に示された「算術」
条件は符号つきの数に用いられ、「論理」条件
は符号なしの数に用いられる。 考慮されている特定のデータ・プロセツサの
アーキテクチヤによつて、用語「飛越し」およ
び「分岐」は全く同一の意味を有することもあ
り、そうではないこともある。相違は、もしあ
れば、シーケンスを外れた新しい命令アドレス
を計算する方法に関連する。例えば、第１図の
データ・プロセツサにおいて、飛越し命令の飛
越し先アドレスは、命令アドレス・カウンタ２
２に存在する現在の命令アドレスに増分値を加
えることによつて計算されるものとする。他
方、分岐命令の場合には、分岐先のアドレスは
命令アドレス・カウンタ２２に全く新しいアド
レス値をロードすることによつて決定されるも
のとする。このように、一般に、分岐命令は主
記憶機構２８のどのアドレスにも分岐しうる
が、飛越し命令は現在の命令アドレスの前後の
比較的限られた距離にあるアドレスに飛越すこ
とができる。 ECONZ標識の値はステータス・レジスタ３
６の最上位５ビツト・ステージに記憶されてい
る。各々の算術または論理演算がALU２０に
よつて完了した後、これらのステータス・レジ
スタ・ビツトはその演算の正しい標識値を反映
するように更新される。ステータス・レジスタ
３６に記憶された標識値は複数の導線からなる
バス３７を介して制御ユニツト１４で使用可能
になる。飛越しまたは分岐が行なわれるべきか
どうかを決定するこれらの標識の検査は制御ユ
ニツト１４で実行される。ステータス・レジス
タ３６のロードは制御点信号線３８によつて制
御される。 代表的な例として、分岐型プロセツサ命令は
しばしば比較型プロセツサ命令の後に続く。そ
の場合、まず比較命令が命令レジスタ１７にロ
ードされる。制御ユニツト１４によつて生じた
マイクロワード・シーケンスによつて第１オペ
ランドと第２オペランドの比較がなされる。こ
の動作はALU２０が第２オペランドから第１
オペランドを引くことによつて行なわれる。そ
して、ステータス・レジスタ３６のECONZ標
識がこの減算の結果を反映するようにセツトさ
れる。次いで、分岐型プロセツサ命令が主記憶
機構２８から取出されて命令レジスタ１７にセ
ツトされる。そして、制御ユニツト１４はステ
ータス・レジスタ３６から供給されたECONZ
標識信号の中の適切なものを検査し、分岐型命
令の条件フイールドによつて指定された条件を
満たすかどうかを調べる。例えば、条件フイー
ルドが「算術的により小さい場合に分岐する」
条件を指定するものとする。この場合、もし第
２オペランドが第１オペランドよりも算術的に
小さければ、分岐が行なわれる。用語「算術
的」は数の符号が考慮され、負数は正数よりも
小さいものとして処理されることを意味する。
指定された条件が満たされない場合、すなわ
ち、第２オペランドが算術的に第１オペランド
よりも小さくない場合には、分岐は行なわれ
ず、次の順次命令が主記憶機構２８から取出さ
れ、命令レジスタ１７にロードされる。 Ｂ 制御ユニツトの第１実施例（第２図） 第２図には、第１図の制御ユニツト１４とし
て用いることができる制御ユニツト１４ａの機
能ブロツク図が示されており、本発明に従つて
構築された、すぐれたマイクロワード生成機構
の第１の実施例が含まれている。とりわけ、こ
の制御ユニツト１４ａにはシステム命令に応答
するPLA装置が含まれており、適切なマイク
ロワード・シーケンスを生成する。システム命
令は、この場合には、命令レジスタ１７に１度
に１つずつ存在するプロセツサ命令である。こ
のPLA装置は制御PLA４０のような少なくと
も１つのPLAを含む。この制御PLA４０は、
かなりの数の積（ワード）線によつて接続され
た入力ANDアレイおよび出力ORアレイを含
む。 更に、PLA装置には、シーケンス・カウン
タ４１が含まれており、一連の数値信号を制御
PLA４０に供給し命令レジスタ１７に存在す
るプロセツサ命令のためのマイクロワードのシ
ーケンスを生成させる。このシーケンス・カウ
ンタ４１は、例えば、複数ビツト２進カウンタ
の形式をとつて、複数ビツトのバス４２を介し
て、制御PLA４０の入力ANDアレイの第２の
入力セツトに、複数ビツトの２進数信号を供給
するものでよい。命令レジスタ１７からの命令
ビツトは複数ビツトのバス３５を介して制御
PLA４０の入力ANDアレイ部分の第１の入力
セツトに供給される。 バス３５上の特定の命令コードおよびバス４
２上の特定のシーケンス・カウントに応答し
て、制御PLA４０はその出力に特定の複数ビ
ツトのマイクロワードを生成する。このマイク
ロワードは制御PLAのORアレイ部分から得ら
れる。シーケンス・カウンタ４１を増分するこ
とによつて、マイクロワードが１つずつ制御
PLA４０の出力に現われる。要するに、制御
PLA４０はマイクロワードを「記憶」し、一
方、命令コード及びシーケンス・カウントはマ
イクロワードを選択する「アドレス」を与え
る。実際には、命令コードはベース・アドレス
を、シーケンス・カウンタは１組の変位アドレ
スを与え、その特定のプロセツサ命令を実行す
るのに必要なマイクロワードのシーケンスを選
択する。 また、制御ユニツト１４ａにはマイクロワー
ド応答制御回路が含まれており、第１図に示す
データ・プロセツサ１０の動作を制御する。こ
の制御回路には複数ビツトの制御レジスタ４３
およびデコーダ４４が含まれる。制御レジスタ
４３のビツト数は単一マイクロワードのビツト
数と同じである。制御PLA４０の出力に現わ
れるマイクロワードは、先行するマイクロワー
ド・サイクルの終りに制御レジスタ４３にロー
ドされる。制御レジスタ４３に存在するマイク
ロワードはデコーダ４４を駆動し、デコーダ４
４はその特定のマイクロワードに必要な特定の
制御点信号を生成する。クロツク発生器１５か
らのクロツク信号もデコーダ４４に供給され
る。 一般に、各々のマイクロワードには数個のコ
ード化された複数ビツト制御フイールドが含ま
れている。デコーダ４４はこれらのコード化フ
イールドをデコードし、適切な個々の制御点信
号を生成する。マイクロワードにある非コード
化ビツト、すなわちそれぞれが意味を持つてい
るビツトはデコーダ４４によつて変更されずに
直接出力される。クロツク発生器１５は制御点
信号が実際にデコーダ４４の出力に現われる時
点を決定するクロツク・パルスを供給する。マ
イクロワード・サイクル当りのクロツク・パル
ス数はデータ・プロセツサによつて異なる。デ
コーダ４４は一般に比較的多数の制御点出力線
を有する。代表的なデータ・プロセツサには、
このような出力量が100本以上ある。マイクロ
ワード毎に比較的少数（例えば10数本あるいは
それ以下）の出力線が活性化され、その特定の
マイクロワードに要求された制御活動を生じ
る。 デコーダ４４によつて生成された制御点信号
の１つは線４５を介して制御レジスタ４３のロ
ーデイングを調時するように供給される。別の
制御点信号は制御点信号線３４を介して命令レ
ジスタ１７のローデイングおよびシーケンス・
カウンタ４１のリセツテイングを制御するよう
に供給される。更に、別の制御点信号は線４６
を介してシーケンス・カウンタ４１の増分入力
端子に供給され、マイクロワード・サイクルご
とに１カウントの値だけシーケンス・カウンタ
４１のカウントを増分する。タイミングは、特
定のマイクロワードが制御レジスタ４３にロー
ドされた直後に、シーケンス・カウンタ４１が
１だけ増分されて制御PLA４０で次のマイク
ロワードを生成させる様に決められる。この様
に、制御PLA４０は命令レジスタ１７に存在
する所与のプロセツサ命令に対してマイクロワ
ードのシーケンスを生成する。シーケンスにあ
る最後のマイクロワードによつて制御点信号線
３４は活性化されて次の命令を命令レジスタ１
７にロードし、シーケンス・カウンタ４１は最
初の開始カウントにリセツトされる。この開始
カウントは、説明の都合上、０であるものとす
る。 制御ユニツト１４ａには更に、条件標識回路
が含まれており、プロセツサの算術および論理
演算の結果が特定のタイプの条件を満たすかど
うかを表示する標識信号を供給する。この条件
標識回路は複数の導線からなるバス３７を含
み、ステータス・レジスタ３６から制御ユニツ
ト１４ａにＥ、Ｃ、Ｏ、ＮおよびＺの標識信号
を供給する。 制御ユニツト１４ａにはまた、条件付き分岐
型プロセツサ命令の条件フイールドに応答する
分岐判断PLA４７が含まれており、Ｅ、Ｃ、
Ｏ、ＮおよびＺの標識信号の中の適切な単数ま
たは複数の標識信号を検査するとともに、もし
前記命令の条件フイールドによつて指定された
条件が満たされるならば、分岐型のマイクロワ
ードのシーケンスを生成させる。この分岐判断
PLA４７はバス３７を介してステータス・レ
ジスタ３６からＥ、Ｃ、Ｏ、ＮおよびＺの標識
信号を受取り、また主バス３５および分岐バス
４８（主バス３５の導線の一部分を含んでいて
もよい）を介して、命令レジスタ１７から命令
ビツトの一部分（全部である必要はない）を受
取る。分岐判断PLA４７に供給された命令ビ
ツトには、検査される特定の条件を識別する条
件コード・フイールドに加えて、分岐命令の型
およびその極性（正タイプか負タイプか）を決
定するのに必要なビツトだけが含まれていれば
よい。いくつかのプロセツサ命令セツトにおい
ては、命令ビツトの総数よりも少ないビツト数
で十分である。 バス３７上の標識ビツト及びバス４８上の命
令ビツトは分岐判断PLA４７の入力ANDアレ
イ部分の異なる入力セツトに供給される。この
分岐判PLA４７は単一の出力線４９だけを有
する。命令の条件コード・フイールドによつて
指定された条件が、ステータス・レジスタ３６
からのECONZ標識信号の中の適切な１つ又は
複数の標識信号によつて満足される場合には、
出力線４９は活性化され、肯定的な判断信号が
その線上に生成される。例えば、もし条件のタ
イプがＰ、条件コードが「100」であつて、Ｏ
及びＮの標識ビツトが夫々０及び１の値を有す
るならば、分岐判断PLA４７の入力ANDアレ
イはその中の特定の積線を活性化し、それによ
つてORアレイの出力線４９を活性化する。こ
こで簡略化の為、分岐型の命令が１種類だけあ
つて、第１表には可能性のある検査条件がすべ
て示されているものとすれば、分岐判断PLA
４７は合計16本の積線及び１本のORアレイ出
力線を有し、第１表に示された夫々の条件ごと
に異なる積線がある。単一のORアレイ出力線
は、積線の各々に接続されるので、第１表に示
された条件のどれかがタイプ及び条件コード・
ビツトによつて指定され、適切な標識ビツトに
よつて満足される時はいつでも活性化される。 第２図の実施例では、判断信号の単一の出力
線４９は制御PLA４０に接続され、制御PLA
４０は、分岐型の命令が命令レジスタ１７に存
在し且つ指定された条件が満たされていること
を示す肯定判断信号を分岐判断PLA４７が生
成しているとき、分岐型のマイクロワード・シ
ーケンスを生成する。この肯定分岐マイクロワ
ード・シーケンスによつてデータ・プロセツサ
はシーケンスを外れたプロセツサ命令に分岐す
る。分岐先のアドレスは分岐型命令中に含まれ
ているか、または分岐型命令によつて間接的に
指定される。分岐判断の出力線４９上の信号が
肯定判断信号ではない（条件が満たされない）
場合には、制御PLA４０は単に次の順次プロ
グラム命令を主記憶機構２８から取出す非分岐
マイクロワード・シーケンスを生成する。 別個の分岐判断PLA４７を使用する利点は、
それを使用しない場合に、制御PLA４０の内
部で条件検査を行なうに必要とされる積線の数
をかなり節約できることである。制御PLA４
０の内部で条件検査を行なう場合には各々の分
岐型命令のためのマイクロコードは可能性のあ
る条件検査ごとに重複して設けておく必要があ
る。しかし、別個の分岐判断PLA４７の使用
によつて、このマイクロコードの重複は回避さ
れ、制御PLA４０は任意の与えられた分岐命
令に対して一組の積線だけがあればよい。同時
に、分岐判断PLA４７は非常に小さく且つ極
めて高速なPLAである。従つて、他のすべて
の構成が等しい場合、条件検査が別個のPLA
で行なわれると、チツプ面積の節約および平均
動作速度の増加が得られる。 Ｃ 制御ユニツトの第２実施例（第３図） 第３図には、第１図の制御ユニツト１４とし
て使用可能な別の制御ユニツト１４ｂの内部構
造の機能ブロツク図が示されており、本発明に
従つて構築されたすぐれたマイクロワード生成
機構の第２の実施例が含まれている。第２図に
示されたものと同じ構成要素は同じ参照数字を
用いて第３図に示されている。 第３図において、基本制御PLA５０は非分
岐型プロセツサ命令のためのマイクロワード・
シーケンスを生成し、分岐コードPLA５１は
分岐型プロセツサ命令のためのマイクロワー
ド・シーケンスを生成する。この分岐コード
PLA５１は分岐判断PLA４７の単一の出力線
４９に現われる判断信号に応答して、「イエス」
分岐または「ノー」分岐のマイクロワード・シ
ーケンスのどちらが生成されるべきかを決定す
る。また、分岐コードPLA５１は命令ビツト
線５２を介して命令レジスタ１７の少なくとも
１つのビツトに応答して、飛越し命令と分岐命
令を識別する。これは飛越し命令の要求したマ
イクロワード・シーケンスが分岐命令の要求し
たマイクロワード・シーケンスといくらか異な
る場合に必要である。両方の型の命令に同じマ
イクロワード・シーケンスが用いられる場合に
は、命令ビツト線５２は省略できる。命令ビツ
ト線５２が必要な場合、飛越し命令と分岐命令
の相違を見分けるのに必要な数のビツト線だけ
が用いられる。 また、分岐コードPLA５１はシーケンス・
カウンタ５３から供給される２進数信号に応答
する。このシーケンス・カウンタ５３は線５４
を介してデコータ４４から供給される制御点信
号によつて各々の分岐型マイクロワード・シー
ケンスの最初に０にリセツトされる。シーケン
ス・カウンタ５３は線５５を介して供給される
制御点信号によつて分岐型シーケンスの各マイ
クロワード・サイクルの間に１カウントだけ増
分される。このように、分岐判断の出力線４９
および命令ビツト線５２の任意の与えられた条
件のセツトに対して、シーケンス・カウンタ５
３は複数回増分され、所望のマイクロワードの
シーケンスを分岐コードPLA５１の出力に生
成する。 飛越し型命冷が第１の種類のマイクロワー
ド・シーケンスを必要とし、分岐型命令が第２
の種類のマイクロワード・シーケンスを必要と
する場合を想定すると、分岐コードPLA５１
は３種類の異なるマイクロワード・シーケンス
を含む。第１のマイクロワード・シーケンスは
指定された条件が満たされたときの飛越し命令
の場合である。第２のマイクロワード・シーケ
ンスは指定された条件が満たされたときの分岐
命令の場合である。第３のマイクロワード・シ
ーケンスは条件が満たされなかつたときの飛越
しまたは分岐命令のどちらかの場合である。第
３のマイクロワード・シーケンスは単に、次の
順次プログラム命令を主記憶機構２８から取出
して、命令レジスタ１７にロードするだけであ
る。 ゲート群５６および５７はマルチプレクサと
して働き、制御レジスタ４３が主制御PLA５
０または分岐コードPLA５１のどちらか一方
からマイクロワードを受取ることを可能にす
る。非分岐型プロセツサ命令を実行している
間、ゲート群５７は制御点信号線５８を介して
活性化され、主制御PLA５０からのマイクロ
ワードが制御レジスタ４３に供給されるのを可
能にする。これに対して、分岐型プロセツサ命
令を実行している間、ゲート群５６は制御点信
号線５９を介して活性化され、分岐コード
PLA５１によつて生成されたマイクロワード
を制御レジスタ４３に供給することができる。 ゲート群５６または５７を選択するため、
各々のマイクロワードにはストローブ・フイー
ルドが与えられる。デコーダ４４はそれをみ
て、次のマイクロワードが主制御PLA５０か
ら選択される場合は制御点信号線５８を活性化
し、次のマイクロワードが分岐コードPLA５
１から選択される場合は、代りに制御点信号線
５９を活性化する。分岐型命令が命令レジスタ
１７にロードされると、その存在は主制御
PLA５０によつて認識され、それによつて生
じたマイクロワードのストローブ・フイールド
は次のマイクロワードを分岐コードPLA５１
から選択することをデコーダ４４に命じる。分
岐コードPLA５１によつて生成されたストロ
ーブ・フイールドおよびマイクロワードは、最
後の分岐コード・マイクロワードに達するま
で、分岐コード・マイクロワードを選択するこ
とをデコーダ４４に指示し続ける。この最後の
分岐コード・マイクロワードのストローブ・フ
イールドは次のマイクロワードを主制御PLA
５０から選択することをデコーダ４４に指示す
る。命令レジスタ１７にロードされた次の命令
が非分岐型命令であるものとすると、前記命令
に関して生成された各々のマイクロワードのス
トローブ・フイールドは次のマイクロワードに
対して主制御PLA５０を選択し続けることを
デコーダ４４に指示することになる。 分岐型のマイクロワード・シーケンスのため
に別個の分岐コードPLA５１を使用する利点
は、それによつて、より大きく且ついくらか遅
い主制御PLA５０に並列に高速な経路が与え
られることである。この点に関して、分岐コー
ドPLA５１は相対的に小さく、従つて相対的
に短かいアクセス時間を有する。多くの異なる
ユーザ・プログラムにおいて分岐型命令はかな
り頻繁に生じるから、分岐コードPLA５１に
よつて与えられた並列高速経路は一般に、平均
命令実行速度を増大させる。 Ｄ 制御ユニツトの第３実施例（第４Ａ図および
第４Ｂ図） 第４Ａ図および第４Ｂ図には、第１図の制御
ユニツト１４として使用可能な制御ユニツト１
４ｃの内部構造の機能ブロツク図が示されてお
り、本発明に従つて構築されたすぐれたマイク
ロワード生成機構の第３の実施例が含まれてい
る。この実施例においては、プロセツサのクロ
ツク発生器１５ａ（第４Ｂ図）は第５図に示さ
れたＡ相およびＢ相のクロツク信号を生成す
る。これらのクロツク信号はどちらも同じ周波
数であつて、同じ波形を持つており、異なつて
いるのは相互に時間的に変化していることであ
る。Ａクロツクの正パルスはＢクロツクの正パ
ルスとオーバラツプしない。第５図に示された
非オーバラツプ部分の長さは説明のため誇張し
て示されている。正パルスはクロツク信号のア
クテイブな期間を表わす。 第６図は第４Ａ図および第４Ｂ図の制御ユニ
ツト１４ｃの代表的な動作を説明するのに用い
られるタイミング図であり、ときどき制御ユニ
ツト１４ｃの説明に関連して参照される。正の
ＡおよびＢクロツク・パルスの発生時間は第６
図の２行目、すなわち「クロツク」の行に示さ
れている。図面を簡略化するため、これらのパ
ルス間のわずかの時間ギヤツプは第６図には示
されていない。第６図に示された各々のクロツ
ク・パルス間隔は１つのマイクロワード・サイ
クルに相当し、その間、特定のマイクロワード
が第１図のデータ・プロセツサを制御してい
る。 第６図の命令Ｎは、条件が満たされた場合の
「条件飛越し」プロセツサ命令の例を表わす。
第６図に部分的に示されている先行命令Ｎ−１
は、これも第６図に部分的に示されている後続
の命令Ｎ＋１と同じように、非分岐型命令を表
わす。第６図の最上部の行のサイクル番号によ
つて示されているように、命令Ｎの実行には12
のマイクロワード・サイクルを必要とし、従つ
て12のマイクロワードが用いられる。 第４Ａ図および第４Ｂ図のすぐれたマイクロ
ワード生成機構には命令レジスタ１７にある
各々のプロセツサ命令に応答する初期PLA機
構が含まれており、プロセツサ命令の実行に必
要な初期マイクロワードを与える。この初期
PLA機構には第１サイクルPLA６０と第２サ
イクルPLA６１が含まれている。第１サイク
ルPLA６０は各々のプロセツサ命令の実行に
必要な最初のマイクロワードだけを生成する。
このマイクロワードは「1P」マイクロワード
として識別され、第６図の３行目、すなわち
「アクテイブMW（マイクロワード）」行に表示
されているように、命令ＮおよびＮ＋１のマイ
クロワード・シーケンスの最初のマイクロワー
ドである。 第２サイクルPLA６１は各々のプロセツサ
命令に必要な２番目のマイクロワードだけを生
成する。このマイクロワードは「2P」マイク
ロワードとして識別される。 また、第４Ａ図および第４Ｂ図の制御ユニツ
トには、各々の非分岐型プロセツサ命令に応答
する複数の追加のPLA機構が含まれており、
非分岐型命令を実行するのに必要なマイクロワ
ードの残余の部分を与える。これらの追加の
PLA機構にはＡデコードPLA６２、Ｂデコー
ドPLA６３、ＣデコードPLA６４およびＤデ
コードPLA６５が含まれている。それらの出
力マイクロワードはそれぞれAP、BP、CPお
よびDPマイクロワードとして識別される。こ
れらのＡ、Ｂ、ＣおよびＤデコードPLA６２
〜６５からのマイクロワードは反復するＡ−Ｂ
−Ｃ−Ｄシーケンスで用いられ、第１図のデー
タ・プロセツサを制御する。従つて、任意の与
えられた非分岐型プロセツサ命令のマイクロワ
ード・シーケンスは１−２−Ａ−Ｂ−Ｃ−Ｄ−
Ａ−Ｂ−Ｃ−Ｄ……である。ただし、１および
２は第１および第２サイクルPLA６０および
６１によつて生成されたマイクロワードを表わ
す。 第１および第２サイクルPLA６０および６
１は比較的小さく且つ高速動作するPLAであ
つて、命令レジスタ１７にあるプロセツサ命令
によつて直接駆動される。これによつて各々の
命令のための最初の２つのマイクロワードは極
めて迅速に生成される。これによつて他の
PLA６２〜６５が、所与の非分岐型プロセツ
サ命令のための残りのマイクロワードの生成を
開始するのに、より多くの時間が与えられる。 デコードPLA６２〜６５の第１の入力セツ
トはエンコードPLA６６およびレジスタ６７
によつて並行して駆動される。エンコード
PLA６６はその出力バス６８上に複数ビツト
の命令識別信号を生成し、その識別信号はバス
３５上のプロセツサ命令よりも少ないビツト数
を有する。それにもかかわらず、この識別信号
は実行される命令を一意的に識別する。 デコードPLA６２〜６５の第２の入力セツ
トはシーケンス・カウンタ６９によつて生成さ
れた複数ビツトのカウント信号によつて駆動さ
れる。最後の２つのデコードPLA６４および
６５に対するシーケンス・カウント信号はレジ
スタ７０から供給される。これは、異なるデコ
ードPLA６２〜６５のオーバラツプされた動
作を考慮してタイミングを調節するために行な
われる。 本実施例において、第１および第２サイクル
PLA６０および６１ならびにデコードPLA６
２〜６５はクロツク・パルスによつて制御され
るいわゆるダイナミツクPLAである。ここで
は、各々のPLAはオーバラツプしない４個の
クロツク・パルスＣ１，Ｃ２，Ｃ３およびＣ４
のセツトを使用して、各々の有効出力ビツト・
パターンを生成する。第６図で「ダイナミツク
PLA内部タイミング」のパターンによつて示
されているように、連続する各ダイナミツク
PLA６０〜６５のためのC1−C2−C3−C4クロ
ツク・パルス・セツトは１マイクロワード・サ
イクルだけ互いにオフセツトされ、それによつ
て２番目のPLA６１に対するC1パルスは、最
初のPLA６０に対するC2パルスに一致し、３
番目のPLA６２に対するC1パルスは、２番目
のPLA６１に対するC2パルスに一致する。以
下同様である。このように、ダイナミツク
PLA６０〜６５の内部動作は時間的にオフセ
ツトされるがオーバラツプされる。各々のダイ
ナミツクPLAの出力はそのC4内部クロツクの
期間を通じて有効である。 ダイナミツクPLA６０〜６５に対するC1〜
C4内部クロツク・パルスはダイナミツクPLA
クロツク論理ユニツト７１の「PLAクロツク」
出力から得られる。ダイナミツクPLAクロツ
ク論理ユニツト７１の内部構造は、例えば特願
昭58−27128号にかなり詳細に説明されている。 エンコードPLA６６もダイナミツクPLAで
よいが、本明細書では説明を簡略化するため、
スタテイツクPLAであるものとする。 第４Ａ図および第４Ｂ図においてプロセツサ
１０の動作を制御するマイクロワード応答制御
回路には制御レジスタおよびデコーダが２セツ
ト含まれている。「Ａ」セツトはマスタ・スレ
ーブ制御レジスタ（Ａ−L1制御レジスタ７２
およびＡ−L2制御レジスタ７３）ならびにＡ
デコーダ７４を含み、「Ｂ」セツトはマスタ・
スレーブ制御レジスタ（Ｂ−L1制御レジスタ
７５およびＢ−L2制御レジスタ７６）ならび
にＢデコーダ７７を含む。制御レジスタ７２お
よび７３のローデイングはそれぞれクロツク発
生器１５ａからのＡおよびＢクロツク・パルス
によつて制御されるが、制御レジスタ７５およ
び７６のローデイングはそれぞれＢおよびＡク
ロツク・パルスによつて制御される。こうし
て、各々のセツトの最初のレジスタ７２および
７５は交番的にロードされる。 ＡおよびＢデコーダ７４および７７の出力を
インタリーブするために、Ａデコーダ７４に対
してはＡゲート装置７８が設けられ、Ｂデコー
ダ７７に対してはＢゲート装置７９が設けられ
ている。Ａゲート装置７８はＡクロツク・パル
スによつて信号を通過するように付勢される
が、Ｂゲート７９はＢクロツク・パルスによつ
て信号を通過するように付勢される。このよう
にして、Ａデコーダ７４およびＢデコーダ７７
はＡ−Ｂ−Ａ−Ｂと交互に制御点信号を与え
る。Ａデコーダ７４からの制御点信号線の多く
はＢデコーダ７７からの対応する制御点信号線
とOR結合され、それによつて、第１図のデー
タ・プロセツサにおけるユニツトの多くは制御
点信号をＡまたはＢクロツク相の間に受取るこ
とができる。 第１サイクルPLA６０、ＡデコードPLA６
２およびＣデコードPLA６４はマイクロワー
ドを１回に１つずつＡ−L1制御レジスタ７２
に供給する。各々のマイクロワードは次々にＡ
−L2制御レジスタ７３に転送されてＡデコー
ダ７４を駆動し、出力制御点信号を生成する。
この信号はＡクロツク相の間にＡゲート装置７
８によつて送り出される。第２サイクルPLA
６１、ＢデコードPLA６３およびＤデコード
PLA６５も同様に、ただし、時間的にインタ
リーブされて、マイクロワードを１回に１つづ
つＢ−L1制御レジスタ７５に供給する。各々
のマイクロワードは次々にＢ−L2制御レジス
タ７６に転送されてＢデコーダ７７を駆動し、
出力制御点信号を生成する。この信号はＢクロ
ツク相の間にＢゲート装置７９によつて送り出
される。 各々のマイクロワードは複数のビツトの２進
ワードであつて、いくつかの制御フイールドに
細分されている。これらの制御フイールドの１
つは「PLA出力ストローブ」フイールドと呼
ばれ、それがデコーダに与えられると、いわゆ
る「PLA出力ストローブ」を生成するのに用
いられる。いくつかの制御点信号線の中の特定
の線が活性化される。アクテイブなPLA出力
ストローブは次のマイクロワードを関連制御レ
ジスタに供給することになつているPLAを選
択する。Ａデコーダ７４からのPLA出力スト
ローブはPLA６０，６２および６４の中から
Ａ−L1制御レジスタ７２に次のマイクロワー
ドを供給するPLAを選択する。第１サイクル
PLA６０は任意の与えられたプロセツサ命令
に必要な最初のマイクロワードだけを供給する
ように選択される。その後、Ａ−L1制御レジ
スタ７２に対するマイクロワードはデコード
PLA６２および６４から交互に取出される。
Ａデコーダ７４によつて生成されたPLA出力
ストローブはＳ１，SAおよびSCとして識別さ
れ、それぞれPLA出力ゲート群、すなわちゲ
ート装置８０，８１および８２の中の関連する
ゲート装置に供給される。これらのゲート装置
８０〜８２の各々は特定のPLA出力ストロー
ブによつて同時に付勢される複数のゲートから
成る。付勢された特定のゲート装置は関連する
PLAの出力に現われているマイクロワードを
共通の複数導線からなるPLA出力バス８３を
介してＡ−L1制御レジスタ７２の入力に供給
する。 同様に、Ｂデコーダ７７によつて生成された
PLA出力ストローブＳ２，SBおよびSDは
PLA６１，６３および６５の中からＢ−L1制
御レジスタ７５に次のマイクロワードを供給す
るPLAを選択する。これらのPLA出力ストロ
ーブＳ２，SBおよびSDはそれぞれ、PLA出力
ゲート群、すなわちゲート装置８４，８５およ
び８６の中の関連するゲート装置に供給され
る。第２サイクルPLA６１へのＳ２ストロー
ブ線は任意の与えられたプロセツサ命令に対す
る２番目のマイクロワードだけを与えるように
活性化される。その後、Ｂ−L1制御レジスタ
７５への残余のマイクロワードはデコード
PLA６３および６５から交互に取出される。
これらのマイクロワードは共通の複数導線から
なるPLA出力バス８７を介してＢ−L1制御レ
ジスタ７５に供給される。 前述のような種々のマイクロワードの多重化
の結果、各々の非分岐型プロセツサ命令に対
し、種々のPLA６０〜６５から得られるマイ
クロワードのシーケンスは １、２、Ａ、Ｂ、Ｃ、Ｄ、Ａ、Ｂ、Ｃ、Ｄ、
Ａ、Ｂ、…… のようになる。このシーケンス中の数字および
文字はソースとなるPLAを表わす。第１およ
び第２サイクルPLA６０および６１は第１お
よび第２のマイクロワードだけを供給する。任
意の与えられた非分岐型プロセツサ命令に対す
る残りのマイクロワードはその特定のプロセツ
サ命令の実行に必要な数だけデコードPLA６
２〜６５からＡ、Ｂ、Ｃ、Ｄの順に取出され
る。第１および第２サイクルPLA６０および
６１は分岐型プロセツサ命令の場合にも用いら
れる。 Ｂデコーダ７７からの制御点信号パルスS0
によつてエンコードPLA出力レジスタ６７が
ロードされ、シーケンス・カウンタ６９および
それに関連するレジスタ７０が０にリセツトさ
れる。このS0パルスは現在実行中のプロセツ
サ命令に対するマイクロワード・シーケンスの
末尾から３番目のマイクロワードによつて生成
される。シーケンス・カウンタ６９はPLA出
力ストローブ・パルスSBによつてＡ、Ｂ、Ｃ、
およびＤのマイクロワードのセツトごとに１回
増分される。シーケンス・カウンタ６９のバツ
フアとして働くレジスタ７０はPLA出力スト
ローブ・パルスSCによつてＡ、Ｂ、Ｃおよび
Ｄのマイクロワードのセツトごとに１回ロード
される。 ダイナミツクPLAクロツク論理ユニツト７
１はS0制御点信号、種々のPLA出力ストロー
ブＳ１，Ｓ２，SA，AB，SCおよびSDならび
にクロツク発生器１５ａからのＡおよびＢクロ
ツク・パルスによつて駆動される。前記特許出
願の明細書に記述されているように、これらの
種々のパルスは、ダイナミツクPLA６０〜６
５の各々に対し適切なC1〜C4内部クロツク・
パルスのセツトを生成するのに必要かつ十分な
情報を有する。 分岐型プロセツサ命令を実行するため、第４
Ａ図および第４Ｂ図の制御ユニツトには更に、
各々の分岐型プロセツサ命令に応答する分岐判
断PLA８８が含まれており、バス３７を介し
てステータス・レジスタ３６から供給された
ECONZ条件標識信号の少なくとも１つを検査
する。分岐型命令の条件コード・フイールドに
よつて指定された条件が満たされた場合、肯定
信号が分岐判断PLA８８の出力線８９上に発
生される。指定された条件が満たされない場合
には、出力線８９上の信号レベルは否定的判断
を表示する。 分岐型命令機構には更に、出力線８９上の肯
定判断信号に応答する分岐コードPLA機構が
含まれており、肯定判断信号を生成した分岐型
命令を実行するのに必要な残りのマイクロワー
ドを供給する。この分岐コードPLA機構には
分岐コードPLA９０、シーケンス・カウンタ
９１およびバツフア・レジスタ９２が含まれて
いる。バツフア・レジスタ９２は分岐判断
PLA８８から出力線８９を介して判断信号を
受取り、また実行される分岐型命令の特定のタ
イプを識別するのに十分な数の命令レジスタ・
ビツトを受取る。バツフア・レジスタ９２の内
容と、シーケンス・カウンタ９１によつて生成
された複数ビツトのカウント信号とに応答し
て、分岐コードPLA９０はそのとき命令レジ
スタ１７に存在する分岐型命令を実行するのに
必要な残りのマイクロワードを生成する。各々
の分岐型命令に対する最初の２つのマイクロワ
ードは第１および第２サイクルPLA６０およ
び６１によつて与えられる。 本実施例において、分岐コードPLA９０は
実際には１回に２つのマイクロワードを生成す
る。その１つは「JA」マイクロワードと呼ば
れてＡクロツク相の間に使用され、他の１つは
「JB」マイクロワードと呼ばれて次の後続する
Ｂクロツク相の間に使用される。JBマイクロ
ワードの適切な時間遅延はそれをバツフア・レ
ジスタ９４にロードすることによつて得られ
る。ゲート装置９５および９６はそれぞれ、Ａ
−L1制御レジスタ７２およびＢ−L1制御レジ
スタ７５へのJAおよびJBマイクロワードの供
給を制御する。Ａデコーダ７４によつて生成さ
れたPLA出力ストローブ・パルスSJAによつ
てＡクロツク相の間、JAマイクロワードのゲ
ート装置９５が付勢され、JBマイクロワード
のバツフア・レジスタ９４がロードされる。Ｂ
デコーダ７７によつて生成されたPLA出力ス
トローブ・パルスSJBによつてＢクロツク相の
間、JBマイクロワードのゲート装置９６が付
勢される。 本実施例において、分岐判断PLA８８およ
び分岐コードPLA９０の各々は比較的小さい
スタテイツクPLAである。各々のPLAは比較
的高速であり且つ非常に短かいアクセス・タイ
ムを有する。従つて、ダイナミツクPLAであ
り且つ非分岐型命令のマイクロワードを生成す
るデコードPLA６２〜６５と比較して、分岐
コードPLA９０は極めて迅速にマイクロワー
ドを生成することができる。 第６図において、命令Ｎは分岐型命令を表わ
す。すべての命令について云えることである
が、先行する命令の最後の２つのマイクロワー
ドはそれぞれ、第１および第２サイクルPLA
６０および６１に対するＳ１およびＳ２ストロ
ーブ・パルスを生成する。先行する命令Ｎ−１
の間のある初期の時点で、次の命令、すなわち
分岐命令Ｎが命令レジスタ１７にロードされて
いる。従つて、Ｓ１およびＳ２出力ストローブ
の発生時点までに、第１および第２サイクル
PLA６０および６１は、次の命令Ｎが分岐型
命令であるという事実を認識して、分岐型命令
に対する適切な第１および第２のマイクロワー
ドを生成できるようになる。同時に、分岐判断
PLA８８もこの分岐型命令の条件フイールド
に応答し、ステータス・レジスタ３６からの
ECONZ標識の中の少なくとも１つの適切な標
識を検査して、その出力線８９上に適切な判断
信号を生成できるようになつている 命令Ｎ−１のサイクル１７におけるＳ１スト
ローブ・パルスの発生によつて次の３つの動作
が行なわれる。第１に、第１サイクルPLA出
力のゲート装置８０が付勢され、分岐型命令を
実行するための最初のマイクロワードがＡ−
L1制御レジスタ７２に供給される。第２に、
バツフア・レジスタ９２がロードされ、分岐コ
ードPLA９０を駆動する。第３に、シーケン
ス・カウンタ９１が０カウント状態にリセツト
される。これは分岐コードPLAのアクセスを
開始する。第６図の「BCP（分岐コードPLA）
アクセス」行に示すように、分岐コードPLA
９０のアクセス（ACC）は最後のマイクロワ
ード・サイクル、すなわち命令Ｎ−１のサイク
ル１８の間に行なわれる。分岐コードPLA９
０のアクセス時間は単一マイクロワード・サイ
クルの期間よりもいくらか短かい。従つて、命
令Ｎの最初のマイクロワード・サイクルにおい
て、分岐コードPLA９０は有効な出力を発生
している。これは第６図の「BCP出力」行に
「VALID」として表示されている。 所で、第１サイクルPLA６０からのマイク
ロワードはＡ−L2制御レジスタ７３にロード
されており、これは命令Ｎ−１のサイクル１８
の間に生じる。従つて、分岐命令Ｎのサイクル
１の間にＡゲート装置７８が付勢されると、Ａ
ゲート装置７８の出力に現れる制御点信号をＡ
デコーダ７４に生成させるのは、第１サイクル
PLA６０からのマイクロワード１Ｐである。
これらの制御点信号の１つはSJAストローブ・
パルスであつて、このパルスは分岐コード
PLA９０からＡ−L1制御レジスタ７２に、最
初のJAマイクロワードを供給する様に分岐コ
ードPLA出力のゲート装置９５を付勢する。
この同じSJAパルスはJBマイクロワードをバ
ツフア・レジスタ９４にロードする。 この命令Ｎの同じサイクル１の間、第２サイ
クルPLA６１からのマイクロワード２ＰはＢ
−L2制御レジスタ７６にロードされる。この
マイクロワード２ＰはＢゲート装置７９が付勢
されると後続するＢクロツク相の間アクテイブ
になる。これは命令Ｎのサイクル２の間に生じ
る。このマイクロワード２ＰはSJBストロー
ブ・パルスを生成し、このパルスはJBバツフ
ア・レジスタ出力のゲート装置９６を付勢し、
最初のJBマイクロワードをＢ−L1制御レジス
タ７５に転送する。また、このSJBストロー
ブ・パルスによつてシーケンス・カウンタ９１
は増分され、分岐コードPLA９０は次のJAお
よびJBマイクロワードの対のアクセスを開始
する。 命令Ｎのサイクル３の間に最初のJAマイク
ロワードがアクテイブになると、もう１つの
SJAストローブ・パルスが生成され、第２の
JAマイクロワードをＡ−L1制御レジスタ７２
に転送する。同様に、命令Ｎのサイクル４の間
に最初のJBマイクロワードがアクテイブにな
ると、もう１つのSJBストローブ・パルスが生
成され、第２のJBマイクロワードをＢ−L1制
御レジスタ７５に転送する。このように、JA
およびJBマイクロワードは命令Ｎのサイクル
１１に達するまで追加のJAおよびJBマイクロ
ワードを選択し続ける。サイクル１１はこの特
定の例では最後のサイクルの前のサイクルであ
るから、この時点でアクテイブになるJAマイ
クロワードのストローブ・フイールドは、代り
にS1ストローブ・パルスを生成するようにコ
ード化され、第１サイクルPLA６０を選択す
る。同様に、命令Ｎのサイクル１２の間にアク
テイブになるJBマイクロワードはS2ストロー
ブ・パルスを生成するようにコード化され、第
２サイクルPLA６１を選択する。このように
して、次のプロセツサ命令Ｎ＋１のためのマイ
クロワード生成動作が開始される。 命令Ｎのサイクル１０の間アクテイブである
JBマイクロワードは、SJBストローブ・パル
スを生成するのに加えて、S0再始動パルスを
も生成する。このS0再始動パルスは次の命令
Ｎ＋１に備えて非分岐命令機構、特にエンコー
ドPLA出力のレジスタ６７、シーケンス・カ
ウンタ６９およびその出力のレジスタ７０に供
給される。 第４Ａ図および第４Ｂ図に示された制御ユニ
ツト１４ｃの回路のすべては、なるべく単一の
チツプ上に形成されるのがよい。分岐型命令に
必要なマイクロワードの大部分を生成する分岐
判断PLA８８および分岐コードPLA９０の使
用は、さもなければデコードPLA６２〜６５
に必要とされるチツプのスペースを減小する。
このデコードPLA６２〜６５のチツプ・スペ
ースの節約は、分岐判断PLA８８および分岐
コードPLA９０に必要な追加チツプ・スペー
スよりも大きい。従つて、この別個の分岐判
断／分岐コード機構は、より速い分岐動作を与
えるほか、チツプ・スペースの正味の必要量を
減小させ、それによつて適度な大きさの単一チ
ツプ上における制御ユニツトの組立を容易にす
る。 Ｅ 分岐命令機構（第７図） 第７図はIBMシリーズ／１のプロセツサを
想定して第４Ａ図および第４Ｂ図の分岐命令機
構を具体化した例を示している。これに関連し
て、第８図および第９図はIBMシリーズ／１
のアーキテクチヤで使用される飛越し命令およ
び分岐命令の命令フオーマツトを示す。最初の
２つのマイクロワードを除き、これらの飛越し
命令および分岐命令を実行するのに必要なマイ
クロワード・シーケンスは第７図の機構によつ
て与えられる。 第８図の飛越し命令は１ワード（16ビツト）
命令であつて、条件フイールド（ビツト５〜
７）によつて指定された条件が満たされた場
合、データ・プロセツサはシーケンス外の命令
に飛越す。この条件フイールドのコード化は第
１表に指定されたコード値に従つて行なわれ
る。飛越し先のシーケンスを外れたプログラム
命令のアドレスは、ワード変位フイールド（ビ
ツト８〜15）の値を、命令アドレス・カウンタ
２２の更新された値に加えることによつて決定
される。言い換えれば、飛越し命令取出し後、
命令アドレス・カウンタ２２を、それにワード
変位値を加える前に増分することが必要であ
る。シリーズ／１のアーキテクチヤにおいて
は、命令アドレス・カウンタ２２のアドレス値
はバイト単位で表わされる。従つて、次の16ビ
ツト・ワードの開始アドレスを得るには命令ア
ドレス・カウンタ２２を２だけ増分することが
必要である。また、命令のワード本位のフイー
ルドの数値は、それを２倍にしてバイト変位値
に変換してから、命令アドレス・カウンタ２２
の更新されたアドレス値に加えることが必要で
ある。 第９図の分岐命令は実際には２ワード命令で
あるが、図面を簡略化するため第２ワードは図
示されていない。この第２ワードは１つのアド
レス値を含む。第１ワード（第９図に示された
ワード）の条件フイールド（ビツト５〜７）は
検査される条件を表示する。このフイールドで
指定しうるコード値は第１表に示されている。
指定された条件が満たされた場合、分岐先の主
記憶アドレスは完全に新しいアドレス値を命令
アドレス・カウンタ２２に入れることによつて
決定される。この新しいアドレスは有効分岐ア
ドレスと呼ばれる。この有効分岐アドレスを生
成する方法について次に説明する。最初のステ
ツプとして、分岐命令の第２ワード（図示せ
ず）に含まれたアドレス値が分岐命令のR2フ
イールドによつて指定された汎用レジスタの内
容に加えられ、主記憶アドレスを形成する。こ
の汎用レジスタは第１図の局所記憶ユニツト２
５に所在している。分岐命令の第２ワードのア
ドレス値は、ワードからバイトへの変換を必要
としないようにバイト単位になつている。分岐
命令のR2フイールドが０に等しい場合、どの
レジスタもアドレス生成に寄与しない。その場
合には、第２ワードのアドレス値は実際に所望
の主記憶アドレスである。 有効分岐アドレス生成の次のステツプとし
て、分岐命令の第１ワードのビツト11の値が検
査され、アドレス指定が直接か間接かを決定す
る。ビツト11の値が０の場合、最初のステツプ
の結果は直接アドレスであり、命令アドレス・
カウンタ２２にロードされる。ビツト11の値が
１の場合には、最初のステツプの結果は間接ア
ドレスである。この場合、間接アドレスによつ
て指定された主記憶位置の内容が命令アドレ
ス・カウンタ２２にロードされる。 次に、第７図に示された分岐判断PLA８８
の入力について説明する。LSRビツト０乃至
LSRビツト４の入力線はそれぞれ、ステータ
ス・レジスタ３６からＥ、Ｃ、Ｏ、ＮおよびＺ
の条件標識ビツトを供給する。IR（命令レジス
タ）ビツト入力は命令レジスタ１７における対
応する番号のビツト位置から得られる。これら
のビツト番号は第８図および第９図に示された
ビツト番号に対応する。第７図に示されている
ように、IRビツト１、４〜７および13〜15は
分岐判断PLA８８が異なるタイプの飛越し命
令および分岐命令に正しく応答しうるのに必要
である。IRビツト５〜７は命令の条件コー
ド・フイールドを表わす。IRビツト１は分岐
判断PLA８８が飛越し命令と分岐命令を見分
けるのを可能にする。IRビツト１は飛越し命
令に対しては０の値を有し、分岐命令に対して
は１の値を有する。IRビツト４は正のタイプ
と負のタイプの飛越し命令を識別するのに用い
られる。IRビツト４の値が０の場合は、命令
は条件飛越し命令である。IRビツト４の値が
１の場合は、命令は条件飛越し−否定命令であ
る。このように、飛越し命令の場合、IRビツ
ト４は第１表の条件タイプの欄に対応する。 IRビツト13〜15は分岐命令の場合に必要で
ある。それらは機能フイールドにおけるビツト
を表わし、実行される特定のタイプの分岐命令
を完全に識別するために命令コード（OPコー
ド）を補足するのに必要である。 バツフア・レジスタ９２は、出力線８９上の
分岐判断ビツトの外に、IRビツト１および11
を受取る。既に説明したように、IRビツト１
は飛越し命令と分岐命令とを見分ける。IRビ
ツト11は分岐命令に用いられ、第９図に関連し
て説明したように、直接および間接のアドレス
指定モードを識別する。バツフア・レジスタ９
２の３つのビツトは分岐コードPLA９０に供
給され、そこに存在する４種類のマイクロワー
ド・シーケンスの中の１つを選択する。出力線
８９上の分岐判断信号が０の場合、「非分岐」
マイクロワード・シーケンスが選択される。こ
の場合、飛越しまたは分岐は行なわれず、デー
タ・プロセツサは単に次の順次プログラム命令
を取出す。 出力線８９上の判断信号が肯定的でIRビツ
ト１が０の場合、飛越し命令のマイクロワー
ド・シーケンスが分岐コードPLA９０におい
て選択される。出力線８９上の判断信号および
IRビツト１がどちらも１で、IRビツト11が０
の場合、直接アドレス指定による分岐命令を実
行するマイクロワード・シーケンスが選択され
る。バツフア・レジスタ９２への３つのビツト
がすべて１の値を有する場合には、間接アドレ
ス指定による分岐命令を実行するマイクロワー
ド・シーケンスが分岐コードPLA９０におい
て選択される。 どのマイクロワード・シーケンスが選択され
ても、シーケンス・カウンタ９１からの２進カ
ウント信号によつて分岐コードPLA９０は選
択されたマイクロワード・シーケンスの個々の
マイクロワードをアクセスする。前に説明した
ように、１回に２つのマイクロワードが分岐コ
ードPLA９０によつて生成される。従つて、
シーケンス・カウンタ９１は３ビツト・カウン
タであるので、これは任意の与えられたマイク
ロワード・シーケンスに対して最大16個までの
マイクロワードを与えることができることを意
味する。更に、第１および第２サイクルPLA
６０および６１は各シーケンスにおける最初の
２つのマイクロワードを与える。従つて、必要
ならば、所与のシーケンスに対して合計18個の
マイクロワードが使用可能である。第６図に示
された命令Ｎのシーケンスは12個のマイクロワ
ードを用いる。 第７図の分岐命令機構の入力はゲートされな
いから、この分岐命令機構はどのような命令が
命令レジスタ１７にロードされてもそれに対し
て反応する。しかしながら、非分岐型命令の場
合、分岐コード出力のゲート装置９５および９
６は活性化されず、従つて、間違つたマイクロ
ワードがＡ−L1制御レジスタ７２およびＢ−
L1制御レジスタ７５に供給されることはない。 前に述べたように、第６図の命令Ｎの例は条
件が満たされた場合の条件飛越し命令の場合に
関するものである。この命令Ｎのマイクロワー
ド・シーケンスに対して第１図のプロセツサ１
０で生じる主要な動作は第２表に示されてい
る。

【表】

【表】 マイクロワード１で生じる命令レジスタ１７
（ビツト８〜15）からＡレジスタ１８（ビツト
７〜14）へのローデイングは飛越し命令のワー
ド変位フイールドをＡレジスタ１８に入れ、ワ
ード変位フイールドを１ビツト位置だけ左シフ
トする。これはワード変位の値を２倍にしてバ
イト変位値に変換するためである。 マイクロワード８〜１２のサイクルはプロセ
ツサのデータ・フロー・ユニツト１１が有用な
仕事を実行していない遊休間隔を表わす。この
遊休間隔はマイクロワード７の間に命令レジス
タ１７にロードされる新しい命令に正しく反応
する時間をダイナミツクPLA６０〜６５に与
えるのに必要である。その理由は第６図におい
て命令Ｎのマイクロワード８〜１２のダイナミ
ツクPLA内部タイミングを参照すれば理解す
ることができる。言い換えれば、この特定の設
計において、次の命令は現在の命令のマイクロ
ワード・シーケンスの末尾から６番目のマイク
ロワードよりも遅れずに命令レジスタ１７にロ
ードされなければならない。あるタイプのプロ
セツサ命令の場合、このようなシーケンス終結
部分において、データ・フロー・ユニツト１１
によつて実行できる有用な仕事があるが、他の
命令の場合には、前記のように、データ・フロ
ー・ユニツト１１において仕事は行なわれな
い。

【図面の簡単な説明】

第１図は本発明を適用しうるデータ・プロセツ
サを示すプロツク図、第２図は制御ユニツト１４
の第１実施例を示すブロツク図、第３図は制御ユ
ニツト１４の第２実施例を示すブロツク図、第４
図は第４Ａ図と第４Ｂ図の配置関係を示す図、第
４Ａ図および第４Ｂ図は制御ユニツト１４の第３
実施例を示すブロツク図、第５図はクロツク発生
器１５ＡからのＡクロツクおよびＢクロツクのタ
イミング関係を示す波形図、第６図は制御ユニツ
ト１４の第３実施例の動作例を示すタイミング
図、第７図は第４Ａ図の分岐判断および分岐コー
ド部分への入力を具体的に示すブロツク図、第８
図は飛越し命令のフオーマツトを示す図、第９図
は分岐命令のフオーマツトを示す図である。

Claims (1)

1. 【特許請求の範囲】 １ 各システム命令の実行を制御するのにマイク
   ロワードのシーケンスが用いられるマイクロプロ
   グラム式デイジタル・システムにおいて、 前記システム命令に応答して、非分岐型システ
   ム命令に対するマイクロワード・シーケンスを生
   成する非分岐コード・プログラマブル論理アレイ
   装置と、 前記システムにおける算術論理演算の結果が所
   定の条件を満足するかどうかを示す標識信号を供
   給する条件標識回路と、 条件付き分岐型システム命令の条件フイールド
   に応答して、適切な前記標識信号を検査し、指定
   された条件が満足される場合には肯定的な判断信
   号を生成する条件検査プログラマブル論理アレイ
   装置と、 前記肯定的な判断信号に応答して、分岐型シス
   テム命令に対するマイクロワード・シーケンスを
   生成する分岐コード・プログラマブル論理アレイ
   装置とを含むことを特徴とするマイクロワード生
   成機構。