JPH02226423A - マイクロコード制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、マイクロプログラム式のデータ・プロセッサ
及びディジタル計算機において、一連のマイクロワード
を用いて各プロセッサ命令の実行を制御するマイクロコ
ード制御装置に係る。

Ｂ、従来の技術とその課題 マイクロプログラム式データ・プロセッサは。

ユーザのソフトウェア・プログラムからのプロセッサ命
令を実行するため、内部記憶装置からマイクロワードな
いしマイクロ命令を読取って、制御レジスタに書込む。

各マイクロワードは複数の２進ビツトから成り、その幾
つか又はすべてのビットは複数の制御グループないしフ
ィールドを構成している。制御レジスタは、データ・プ
ロセッサ内部の種々のデータフロー・レート及びデータ
操作機構を制御する制御点信号を供給する。各マイクロ
ワードは、データ・プロセッサの内部動作を１マイクロ
ワード・サイクルの量制御する。一般に、各プロセッサ
命令を実行するためには複数のマイクロワードが必要で
あり、その数は命令によって異なる。

マイクロワードは、制御記憶装置と呼ばれる別個の記憶
装置或いはプロセッサのメイン・メモリ中のマイクロワ
ード専用の領域に記憶される。制御記憶装置には書込み
可能なものと読取り専用のものとがある。

制御記憶装置及びそのアドレス回路を、シーケンス・カ
ウンタと共に動くプログラム可能論理アレイ（ＰＬＡ）
で構成することもできる。ＰＬＡは、プロセッサ命令の
ＯＰコード及びシーケンス・カウンタからの特定のシー
ケンス・カウントにより駆動され、その出力に特定のマ
イクロワードを発生する。このようなＰＬＡ及びシーケ
ンス・カウンタの組合せは、通常の記憶装置に比べて、
データ・プロセッサ内部で占める場所が小さくてすむ、
あるマイクロコードについて何回かの繰返しが必要な場
合は、マイクロコード・ループの数をカウントしてそれ
が所定の値に達した時にループを終らせるための固定容
量のループ・カウンタを必要とする。マイクロコード・
ループの数が異なる様々なタイプのプロセッサ命令があ
ると、それに応じて必要な固定容量ループ・カウンタの
数も変ってくるので、その分データ・プロセッサの負担
が増える。

米国特許筒４５５６９３８号明＃Ｉ書は、実行すべき様
々なプロセッサ命令に応じて所望の初期カウント値をロ
ードできるプログラム可能なループ・カウンタを開示し
ている。それによれば、２以上の異なったプロセッサに
対してマイクロコードのルーピングを行う場合に必要な
回路量を減らすことはできるが、そのようなループ・カ
ウンタと協働するＰＬＡは一時に１つのマイクロワード
しか発生できない。言い換えれば、もしある命令が所与
の動作をＸ回繰返して実行することを要求していると、
ＰＬＡはそれに答えるために、その動作の前（又は後）
のすべてのオペレーションを同じＸ回だけ繰返す必要が
ある。実際、それらのオペレーションの幾つかが不要で
あるにしても、プロセッサの貴重な時間をとることは事
実である。これは必然的に計算機マイクロコードの非効
率的な処理につながり、その結果、各ジョブを実行する
ための積項（マイクロコードのライン）の数が不必要に
多くなってしまう。

第２図を参照しながら、従来のデータ・プロセッサにつ
いてもう少し詳しく説明する。

図示のデータ・プロセッサ２は、データフロー装置４、
メインメモリ６、入出力（Ｉ　１０）装置８及び制御装
置１ｏを含む、データフロー装置４は一般に中央演算処
理装置（ＣＰＵ）と呼ばれるもので、ＡＬＵ、種々のハ
ードウェア・レジスタ、記憶装置、及び異なった装置を
相互接続してそれらの間のデータ移動を制御するバス・
システムを含んでいる。基本的に、データフロー装置４
はデータを実際に操作して、所望の結果を生成する。

データフロー装置４はバス１２及び１４を介してメイン
メモリ６及びＩ１０装置８にそれぞれ接続されており、
それらとの間で情報をやりとりする。

実行すべき命令を含むユーザ・プログラムはメインメモ
リ６にロードされる。ユーザ・プログラムに含まれるプ
ロセッサ命令は一時に１つずつ順にメインメモリ６から
データフロー装置４へ読出される０図示のように、デー
タフロー装置４は複数ビットの命令レジスタ１６及び汎
用レジスタ１８を含む、命令レジスタ１６は実行すべき
各プロセッサ命令を記憶する。命令レジスタ１６には命
令の一部だけがロードされることもあるが、その場合命
令のフォーマットが如何なるものであっても、ロードさ
れる部分にはＯＰコードが含まれている。ｏＰコードは
、データ・プロセッサ２が実行するオペレージ目ンの種
類を一意的に定義するのに必要なすべてのビットを意味
する。

汎用レジスタ１８は、計算されたデータ値、アドレス値
等を一時記憶するもので、図には１つしか示していない
が、実際には複数の汎用レジスタが設けられている。

データフロー族Ｍ４、メインメモリ６及びＩ１０装置ｉ
！８を制御する制御装置１０は、クロック２０、ＰＬＡ
２２．シーケンス・カウンタ２４及び制御レジスタ２６
を有する。制御装置１０はこの他にも多くのコンボーネ
ン１−を含んでいるが、それらは本発明とは無関係であ
るため、図には示していない。

制御装置１０は、ＰＬＡ２２及びシーケンス・カウンタ
２４を使用するマイクロプログラム式の装置である。周
知のように、ＰＬＡは固定された規則的な構造を有する
論理回路であって、特定の論理式を実現するよう個性化
される。一般に、ＰＬＡは入力ＡＮＤアレイ（入力区画
）及びそれに多数の積項（マイクロコードのライン）に
よって接続された出力ＯＲアレイ（出力区画）を含む。

ＰＬＡの構造は、スタティックであれダイナミックであ
れ、すべて単一の集積回路チップに形成される。ここで
は、ＰＬＡ２２はスタティック型であるとする。

シーケンス・カウンタ２４は複数ビットの２進カウンタ
であり、ＰＬＡ２２の状態（アドレス）を増分するため
の２進信号をバス２８を介してＰＬＡ２２へ供給する。

各コンポーネントのタイミングはクロック２０により制
御されるが、簡単のため、クロック線の接続は図示して
いない。制御レジスタ２６は複数ビットのレジスタであ
って、ＰＬＡ２２からの出力すなわちマイクロワードを
受取って解読し、対応する信号をそれぞれのコンポーネ
ントへ供給する。普通、マイクロワードの解読にはデコ
ーダが必要であるが、これも簡単のため、第２図には示
していない。

プロセッサ命令がメインメモリ６から命令レジスタ１６
ヘロードされた時、そのｏＰコードはバス３０を介して
ＰＬＡ２２へ送られる。ＰＬＡ２２は、バス３０上のＯ
Ｐコード及びシーケンス・カウンタ２４からバス２８へ
出力される特定のシーケンス・カウントに応答して、複
数ビットの特定のマイクロワードを出力する。このマイ
クロワードは、それ自体で又は他の制御信号と共に、特
定の機能を実行するために使用されるもので、マイクロ
命令とも言う。実行すべき機能は、各ＰＬＡ毎に予め決
めておくことができる。回２図には示していないが、バ
ス３０からのｏＰコードはＰＬ　Ａ　２２のＡＮＤアレ
イへ供給され、その出力はＰＬＡ２２のＯＲアレイから
バス３２を介して制御レジスタ２６へ供給される。

制御レジスタ２６は、バス３２から受取った出力信号を
制御点信桂として種々のコンポーネントへ送る。実際に
は、制御レジスタ２６が出力するのはマイクロワードで
あるが、ここでは制御レジスタ２６の出力を、特定の機
能を実行するための制御点信号として考える。

ＰＬＡ２２は、１つのｏｐコードに応答して一連のマイ
クロワードすなわちマイクロワード・シーケンスを発生
する。各マイクロワードは、シーケンス・カウンタ２４
からのタイミングに従って１つずつ順に発生される。そ
の場合、特定のオペレーションでシーケンス中の一部の
マイクロワードが不要であっても、マイクロワード・シ
ーケンス全体が発生される。更に、その特定のオペレー
ションを繰返さなければならない場合、同じＯＰコード
を繰返しＰＬＡ２２へ供給することになる。

従って、異なったオペレーションを実行するのに必要な
ＰＬＡのサイズは大きいままである。また、ＰＬＡ２２
に必要なマイクロワードの数を減らすだめの繰返し回路
等が既に制御装置１０で使用されているにしても、この
ようなオペレーションは極めて効率が悪い。

Ｃ０課題を解決するための手段 本発明は、ファームウェア・サブルーチン機構を効果的
にデータ・プロセッサに組込めるようにＰＬＡを構成す
ることによって、計算機マイクロコードの効率的な使用
を可能にする。このＰＬＡを以下「メインラインＰＬＡ
Ｊと呼ぶ。

メインラインＰＬＡは、サブルーチンＰＬＡを制御する
際に、複数のデータ・ビットから成る符号化された数を
その出力区画（ＯＲアレイ）から目的とするサブルーチ
ンＰＬＡの入力区画（ＡＮＤアレイ）へ供給する。アド
レスされたサブルーチンＰＬＡは、メインラインＰＬＡ
からの符号化数データ・ビットと、その符号化数フィー
ルドにある所与のデータ・ビットとが一致すると動作可
能になる。その時メインラインＰＬＡは休止状態に入り
（ただし制御点信号は依然として出力し続ける）、一方
アドレスされたサブルーチンＰＬＡの状態（すなわちア
ドレス）は、予めプログラムされている動作を実行する
よう増分される。このサブルーチンＰＬＡは、対応する
シーケンス・カウンタによって、これ以上の動作が不要
であること（或いは動作が終了したこと）を示す状態へ
増分されるまで、実行を続け、必要な制御点を出力する
。そのような状態へ増分されると、サブルーチンＰＬＡ
は、メインラインＰ　Ｌ、　Ａの増分を自動的に再開さ
せるためのデータ・ビットをメインラインＰＬＡへ送る
。増分が再開されると、メインラインＰＬＡは別のサブ
ルーチンＰＬＡをアドレスできるようになる。これらの
サブルーチンＰＬＡは、メインラインＰＬＡに対して相
対的に異なったレベルに位置づけることができる。また
、レベルの異なった複数のサブルーチンＰＬＡに対し同
じメインラインＰＬＡから指令を出して、異なった動作
を同時に又は異なった時間に実行させるため、任意の数
のサブルーチンＰＬＡを一緒に入れ子にすることができ
る。従って本発明の目的は、ＰＬＡでサブルーチン動作
を実行することによって計算機マイクロコードを効率よ
く使用するマイクロコード制御機構を提供することにあ
る。

Ｄ、実施例 本発明の実施例を第１図に示す。本発明は、従来技術に
おける効率の悪さ及び大きなサイズの１〕ＬＡといった
問題を解決するため、図示のように、単一のＰＬＡでは
なくて、複数のＰＬＡを使用する。その１つはメインラ
インＰＬＡ３４であり。

それに少なくとも１つのＰＬＡ（例えばサブルーチンＰ
ＬＡ）３６が相互接続されている。各ＰＬＡはＡＮＤア
レイ及びＯＲアレイを有する。シーケンス・カウンタ（
ＳＥＱ　　ＣＴ）はＰＬＡ毎に設けられる。すなわち、
シーケンス・カウンタ３８はＰＬＡ３４用であり、シー
ケンス・カウンタ４０はＰＬＡ３６用である。メインラ
インＰＬＡ３４は、そのＯＲアレイから線４２及びＯＲ
ゲート４３を介してシーケンス・カウンタ３８へ供給さ
れる制御ビットが増分を示していると増分される。メイ
ンラインＰＬＡ３４はサブルーチンＰＬＡ３６からの制
御ビットによっても増分される。

後者の制御ビットは、サブルーチンＰＬＡ３６のＯＲア
レイから線４４及びＯＲゲート４３を介してシーケンス
・カウンタ３８へ供給される。

サブルーチンＰＬＡ３６は、そのＯＲアレイから線４６
を介してシーケンス・カウンタ４０へ供給される制御ビ
ットにより増分される。また、メインラインＰＬＡ３４
のＯＲアレイからバス４８へ出力される複数ビットの符
号化数もサブルーチンＰＬＡ３６をアドレスするのに用
いられる。各ＰＬＡのＯＲアレイはＣＰで示される付加
的な出力を有する。ＣＰは所与のＯＰコードに関連する
特定の機能を実行するための制御点を与える出力信号で
ある。そのようなＯＰコードは、線５０からメインライ
ンＰＬＡ３４のＡ、　Ｎ　Ｄアレイへ入力され、シーケ
ンス・カウンタ３８からのシーケンス・カウントと共に
、特定の状態（アドレス）を指定する。サブルーチンＰ
ＬＡ３６のＯＲアレイには１点線で示したバス５２を別
の出力用に設けることも可能である。このバス５２は１
例えば他のサブルーチンＰＬＡ（図示せず）への符号化
数を表わすデータ・ビットを供給するのに用いることが
できる。１つのサブルーチンＰＬＡを別のサブルーチン
ＰＬＡに接続するこのような入れ子構造については後で
説明する。

第１図の実施例によれば、異なったオペレーションを実
行するための自動分岐を同じＯＰコードで行うことがで
きる。例えば、従来量しＰＬＡによってｊ＠次行われて
いたように、もし１つのＯＰコードが（対応する機能の
ための）異なったマイクロワードのシーケンスを発生さ
せるのであれば、本発明は各マイクロワードを個々に発
生させるために単一のＰＬＡを用いることができる。そ
して対応する機能が実行されると、サブルーチンＰＬＡ
からメインラインＰＬＡへの戻り分岐が自動的に行われ
る。従って、サブルーチンＰＬＡを繰返し用いることに
よって同じ機能を実行することができる。その際、各機
能が終る度に、当該機能の実行を要求したプロセッサ命
令の部分への戻り分岐を自動的に行うことができる。こ
れは、特別のハードウェアを用いることなく、或いは同
じプロセッサ命令を繰返し実行することなく行える。第
１図の実施例は事実上ファームウェアによるサブルーチ
ン処理を実行するものである。通常の回路或いは読取り
専用記憶装置ｉｉ　（ＲＯＳ）を用いたサブルーチン処
理では、電力消費及び金物量が共に多くなり、本発明に
比べて高くつく。

ＰＬＡ構造における実際のサブルーチン機構を第３図に
示す。図示のように、メインラインＰＬＡ３４のＯＲア
レイは、バス４８を介してサブルーチンＰＬＡ３６のＡ
ＮＤアレイへ送られる２ビツトの符号化数を含む。本実
施例では、符号化数フィールドは２ビツトしかないが、
これは必要に応じて拡張することができる。第３図にお
いて、５４はメインラインＰＬＡ３４のＯＲアレイにあ
る符号化数フィールドを示し、５６はサブルーチンＰＬ
Ａ３６のＡＮＤアレイにある符号化数フィールドを示す
。

ＰＬＡ３４及び３６のそれぞれのシーケンス・カウンタ
３８及び４０は、関連するＡＮＤＮレアレイ中ビツトだ
けを増分するようになっているが。

上記の符号化数フィールドと同じく、このビット数も増
やすことができる。

さて、メインラインＰＬＡ３４に注目すると。

そのＡＮＤＮレアレイ中複数の状Ｍ（ＲＯＳの場合のア
ドレスと同じと考えてよい）がある。説明を簡単にする
ため、ＡＮＤアレイの左側に示すように、それぞれの状
態を、状態Ｏ１状態１、状態２のように呼ぶことにする
。各状態は１組のデータ・ビットを含む。例えば、状態
０はＯＯＯで表わされ、状１ｍ２は０１０で表わされる
。ＡＮＤアレイにおける各状態は対応する１組のデータ
・ビットをＯＲアレイ中に持っている。この１組のデー
タ・ビットは、第３図の実施例では、符号化数を表わす
２ビツトと、線４２を介してシーケンス・カウンタ３８
へ出力される１つの増分ビットとを含んでいる。従って
、例えば状態ＯはメインラインＰＬＡ３４のＯＲアレイ
で００１として表わされる。

メインラインＰＬＡ３４のＯＲアレイには３つのデータ
・ビットしか示していないが、実際には特定の機能を実
行するための制御点ｃｐを発生するのに必要な他のデー
タ・ビットも含まれている。

サブルーチンＰＬＡ３６のＡＮＤアレイの各状態は、シ
ーケンス・カウントを表わすデータ・ビットの他に、サ
ブルーチンＰＬＡ３６のための符号化数を表わすデータ
・ビットを有する。メインラインＰＬＡ３４のＯＲアレ
イにおける符号化数フィールドが２ビツトのため、サブ
ルーチン３６の符号化数を表わすデータ・ビットも２ビ
ツトに制限される。第３図の実施例では、サブルーチン
ＰＬＡ３６は１０のデータ・ビットによって表わされる
符号化数を有する。このように、サブルーチンＰＬＡ３
６のＡＮＤＮレアレイ中まれる各状態は５つのデータ・
ビットによって表わされ、状態Ｏは１００００−Ｃ−表
され、状滋２は１００１０で表わされる。サブルーチン
ＰＬＡ３６でも、そのＡＮＤＮレアレイ中組のデータ・
ビットは対応する１組のデータ・ビットをＯＲアレイに
持っている。第３図の実施例では、サブルーチンＰＬＡ
３６のＯＲアレイに含まれる各組のデータ・ビットは２
ビツトだけである。その一方のビットはメインラインＰ
ＬＡ３４を増分するのに用いられ、他方のビットはサブ
ルーチンＰＬＡ３６を増分するのに用いられる。メイン
ラインＰＬＡ３４のＯＲアレイと同じく、サブルーチン
ＰＬＡ３６のＯＲアレイも特定の機能を実行するための
複数組の制御点（図示せず）を有する。

次に、第３図の実施例の動作を説明する。まず、シーケ
ンス・カウンタ３８及び４０は０００　＜すなわち初期
状態）にリセットされており、ｏＰコード（第３図には
示していない）は要求する機能の実行のために図示のシ
ーケンスを選択したとする。メインラインＰＬＡ３４が
状態０及び状態１の間は、そのＯＲアレイから線４２へ
１の値を有する増分ビットが出力されるため、シーケン
ス・カウンタ３８が１ずつ増分されるが、その時の符号
化数フィールド５４の内容はいずれもＯＯのため、サブ
ルーチンＰＬＡ３Ｇは非活動のままである。ところが、
メインラインＰＬＡ３４が状態２（０１０）へ増分され
た時の符号化数フィールド５４は、サブルーチンＰＬＡ
３６のＡＮＤＮレアレイ中号化数フィールド５６にある
データ・ビットの値に対応する１組のデータ・ビット（
１ｏ）を有する。かくしてサブルーチンＰＬＡ３６が活
動化される。その時メインラインＩ）　Ｌ　Ａ　３４の
ＯＲアレイから線４２へ出力される増分ビットの値は０
であるが、これはメインラインＰＬＡ３４の動作の効果
的な凍結ないし休止を示す。すなわち、サブルーチンＰ
ＬＡ３６が動作を引き継ぐ時、メインラインＰＬＡ３４
は状態２で休止される。ただし、メインラインＰＬＡ３
４が休止されるとは言っても、状態２のための制御点を
表わすデータ・ビットは依然としてそのＯＲアレイから
出力される。

サブルーチンＰＬＡ３６の符号化数フィールドの値が、
メインラインＰＬＡ３４の状ｆｉ２（０１０）の時の符
号化数フィールドの値と一致すれば、１の値を有するシ
ーケンス・カウンタ制御点が線４６を介してシーケンス
・カウンタ４０へ供給されるので、サブルーチンＰＬＡ
３６の増分が開始される。第３図の実施例では、サブル
ーチンＰＬＡ３６は状態Ｏから状態３まで進むが、勿論
その間は、特定の機能を実行するための制御点信号ＣＰ
をＯＲアレイから発生している。

サブルーチンＰＬＡ３６が状態３、すなわち１００１１
を含む位置まで増分されると、シーケンス・カウンタ４
０の増分を表わすデータ・ビット（［４６）が０になり
、それと同時にシーケンス・カウンタ３８の増分を表わ
すデータ・ビット（線４４）が１になる。その結果、シ
ーケンス・カウンタ３８が活動化されて、メインライン
ＰＬＡ３４を状態２（０１０）から状態３（０１１）へ
進ませる。状態３における符号化数フィールドの値はＯ
Ｏであるから、サブルーチンＰＬＡ３Ｇは最早アドレス
されない。かくして、サブルーチンＰＬＡ３６からメイ
ンラインＰＬＡ３４への戻り分岐が行われたことになる
。この時、サブルーチンＰＬＡ３６のシーケンス・カウ
ンタ４０は次のサブルーチン呼出しに備えてＯにリセッ
トすることができる。或いは、次にどのような機能が要
求されるかに応して、シーケンス・カウンタ４０をその
ままに保つか、又は他の状態にセットすることも可能で
ある。

メインラインＰＬＡ３４が動作を再開すると、今までと
は異なった状態が指定されるので、サブルーチンＰＬＡ
３６とは別のサブルーチンＰＬＡがアドレスされること
もある。その例を第４図に示す。メインラインＰＬＡ３
４は種々のレベルにあるサブルーチンＰＬＡと相互接続
される。第４図では、各レベルに２つのサブルーチンＰ
ＬＡＬ。

か示していないが、もっと多くのサブルーチンＰＬＡを
それぞれのレベルに割当てることが可能である。

以下の条件に従う限り、成るレベルから次のレベルへと
異なったＰＬＡを無限に入れ子にすることができる。そ
の条件とは、各ＰＬＡが自身の対応するシーケンス・カ
ウンタを持っていること、各ＰＬＡが対応するシーケン
ス・カウンタを増分するための制御点をそのＯＲアレイ
に持つと共に、当該ＰＬＡを活動化したＰＬＡのシーケ
ンス・カウンタを増分するための制御点も持っているこ
と、及び各ＰＬＡがそのＯＲアレイ中に符号化数フィー
ルドを持っていて、その中のデータ・ビットが該データ
・ビットを受取るＰＬＡの符号化数フィールド中のデー
タ・ビットと一致した時に、そのＰＬＡが動作可能にな
ること、である。

第４図の実施例では、複数のＰＬＡが同時に動作可能に
なることがある。例えば、ＯＰコードによって要求され
た異なった機能を実行するために、サブルーチンＰＬＡ
３６及び６０が同時に動作し得る。その場合、サブルー
チンＰＬＡ３６がなお増分されて動作を続けている時に
、サブルーチンＰＬＡ６０が休止状態まで増分されて、
第２レベルのサブルーチンＰＬＡ６４に制御を渡してい
る。

といった事態が生じ得る。ただし、メインラインＰＬＡ
３４を含むとのＰＬＡが休止状態になったとしても（複
数のＰＬＡが休止することもある）。

それらのＰＬＡからの所期の制御点信号を動作状態にあ
るＰＬＡからの＠御点信号と組合せて用いることができ
る。かくして、従来技術とは異なり。

本発明ではマイクロワード・シーケンスの各マイクロワ
ードの同時発生が可能である。また、活動化されたＰＬ
Ａから該ＰＬＡを活動化したＰＬＡへの自動戻り分岐が
可能なので、融通性のある効率的なオペレーションを行
える。

第４図の実施例でメインラインＰＬＡ３４の凍結を解除
するには、第ルベルの１つのサブルーチンＰＬＡがメイ
ンラインＰＬＡ３４のシーケンス・カウンタ（ＳＣ）を
増分させるデータ・ビットを供給する状態になればよい
。すなわち、第ルベルの１つのサブルーチンＰＬＡがそ
の作業を終ると、メインラインＰＬＡ３４の増分が再開
される。また、プログラミングによって、第ルベルのす
べてのサブルーチンＰＬＡがそれぞれの機能を終えた後
に、メインラインＰＬＡの動作を再開させるようにする
こともできる。第ルベルの最後のサブルーチンＰＬＡの
動作終了をメインラインＰＬＡの増分再開の条件にして
もよい。

ＰＬＡの活動中はハザードや論理的レース条件が生じな
いような信頼性の高いオペレーションを行うため、例え
ば２重ラッチ型のレベル・センシティブ・スキャン設計
（ＬＳＳＤ）機構を用いることができる。

第５図に示すように、ＬＳＳＤ機構では、シーケンス・
カウンタの１ビツトを表わすのに２つのラッチＬ１及び
Ｌ２を使用する。ラッチＬ１はφ□クロックに応答して
ＯＲアレイからの出力をラッチする。次のφ２クロック
で、ラッチ情報はＬｌからＬ２へ転送され、それにより
ＰＬＡの状態が次に進んで、そのＯＲアレイから新しい
出力が発生される。この出力は前と同様にラッチＬ１に
入る。これから明らかなように、状態（アドレス）のデ
ータ・ビット値はφ２クロックが印加されるまでは変化
しない。φ、クロック及びφ２クロックは重なり合うこ
とのない排他的なりロックであり、活動化されたサブル
ーチンＰＬＡからの制御点によって該ＰＬＡを活動化し
たＰＬＡを増分する時にどのような論理的レース条件も
生じないようにするためには、両クロック間に適切な間
隔をとっておく必要がある。

第６図は１つのサブルーチンＰＬＡを繰返し動作させる
ための機構を示している。繰返し動作を可能にするため
、サブルーチンＰＬＡのＯＲアレイ中にサブルーチン符
号化数フィールドを設ける。

例えば、メインラインＰＬＡの符号化数フィールドから
のデータ・ビットをゲートするため、サブルーチン活動
化を表わすデータ・ビットが線６６からラッチ６８へ送
られる。既存の制御フィールドの機能と競合しなければ
、サブルーチン活動化データ・ビットをその制御フィー
ルドに含めることができる。図示のように、このフィー
ルドの論理的な意味を時分割ベースで区別するためには
。

若干の制御論理が必要である。ハザードのない動作を可
能にするため、第６図の実施例でも第５図と同様のラッ
チ機構を使用している。

各ＰＬＡのシーケンス・カウンタの動作は前と同じであ
るから、それらの制御は第６図には示していない、第６
図の実施例によれば、同じサブルーチン活動化内で異な
った場所への自動分岐を行うことができる。第６図の実
施例は、特定の機能を何回も繰返し実行しなければなら
ない場合に有用である。繰返しを終らせる場合は、サブ
ルーチン活動化データ・ビットをオフにすればよい。

Ｅ０発明の効果 本発明はサブルーチン動作をＰＬＡで実行するので、そ
の内容を適切に設定することによって計算機マイクロコ
ードを効率よく使用することができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図。 第２図はＰＬＡを使用した従来のデータ・プロセッサを
示すブロック図。 第３図はメインラインＰＬＡ及びサブルーチンＰＬＡの
相互接続をそれらの各アレイの具体的内容と共に示すブ
ロック図・ 第４図はメインラインＰＬＡと異なったレベルにある複
数のサブルーチンＰＬＡとの関係を示すブロック図。 第５図はＰＬＡの動作に信頼性を持たせるための２重ラ
ッチ機構を示すブロック図。 第６図はサブルーチンＰＬＡの繰返し動作を可能にする
構成を示すブロック図。 出願人　　インターナショナル・ビジネスマシーンズ・
コーポレーション 代理人　　弁理士　　頓　　宮　　孝 （外１名）

Claims (1)

1. 【特許請求の範囲】 マイクロコードを用いてプロセッサ命令を実行するデー
   タ・プロセッサにおいて、 プロセッサ命令のＯＰコードに従って選択される複数の
   状態を含む第１区画、及び該複数の状態に対応する複数
   組のデータ・ビットを含む第２区画を有するプログラム
   可能論理アレイと、 複数の状態を含み、前記第２区画から１組のデータ・ビ
   ットを受取る入力区画、及び該入力区画の複数の状態に
   対応する複数組のデータ・ビットを含む出力区画を有す
   る少なくとも１つの別のプログラム可能論理アレイと、 各プログラム可能論理アレイの状態をそれぞれ独立して
   増分するための増分手段とを具備し、前記第１区画の状
   態の１つがＯＰコードによって選択された時に前記第２
   区画中の対応するデータ・ビットの組が読出されて前記
   入力区画へ供給され、それに応答して前記プロセッサ命
   令を実行するための制御信号を前記出力区画から発生す
   るようにしたことを特徴とするマイクロコード制御装置
   。