JPS63263543A - マルチレベルプログラミング方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マイクロプログラム制御の管理下に一段低
いレベルのナノプログラム制御を備えたマルチレベルプ
ログラミング方式に関し、特にナノプログラムシーケン
サのアドレス異常を検出するようにしたものである。

〔従来の技術〕

従来、演算処理速度を向上させるために、マイクロプロ
グラム制御の管理下に一段低いレベルのナノプロダラム
制御を備えて通常の論理演算、算術演算以外の関数演算
などの多重にループして複数クロックを要するような特
殊演算をナノプロダラム制御に機能分担して必要に応じ
てプログラムレベルの移行を行うマルチレベルプログラ
ミング方式が提案されている。

このマルチレベルプログラミング方式は、第５図〜第７
図に示すように、マイクロシーケンサ１１、マイクロプ
ログラムメモリ１２及びマイクロ専用パイプラインレジ
スタ１３で構成されるマイ１　　　　　　　クロプログ
ラム制御部１と、ナノシーケンサ２１゜ナノプログラム
メモリ２２及びナノ専用パイプラインレジスタ２３で構
成されるナノプログラム制御部２と、各プログラムレベ
ルの専用制御信号とマイクロ／ナノプログラム共通制御
信号とのちとに制御対象となる例えばデータ処理部３を
備えている。

データ処理部３は、演算器３１、高速ワークレジスタ３
２．３３、キャッシュメモリ３４及びシステムメモリ３
５で構成され、マイクロプログラム処理では、キャッシ
ュメモリ３４及びシステムメモリ３５を使用して演算し
、ナノプログラム処理では制御クロックが高速であるの
でレジスタ３２．３３を使用する高速データ処理部４で
レジスターレジスタ間の高速演算を行う。

而して、マイクロプログラム制御部１の管理のもとにマ
イクロプロッサが動作している時は、ナノプログラム制
御部２はマイクロプログラム制御部１からの実行許可待
ちであるアイドル状態にあり、ナノシーケンサ２１に含
まれるプログラムカウンタは停止しており、ナノ専用パ
イプラインレジスタ２３の出力であるナノプログラム専
用制御信号はすべてロックされ、マイクロ／ナノ共通パ
イプラインレジスタ１５の出力はマイクロナノプログラ
ムセレクタ１４によりマイクロプログラム制御信号が出
力される。

そして、ナノプログラム制御部２は、第２図に示す、ナ
ノプログラム実行制御回路を介してマイクロプログラム
制御部１により、管理される。

すなわち、５０はＤ型フリップフロップで構成されるナ
ノプログラム制御用フリップフロップ、５１はナノプロ
グラム制御用ＡＮＤゲート、５２はマイクロウォッチド
ッグタイマであり、マイクロプログラム処理におけるナ
ノプログラム起動命令によって、マイクロパイプライン
レジスタ１３からナノプログラム起動要求信号が出力さ
れ、これがＡＮＤゲート５１を介してナノプログラム制
御フリップフロップ５０に供給される。このため、ナノ
プログラム制御フリップフロップ５０がナノ制御クロッ
クが高レベルとなった時点でセットされて、その出力側
からナノプログラム実行許可信号が出力され、これがナ
ノプログラム制御部２に入力されることにより、ナノプ
ログラム処理が実行される。このとき、マイクロプログ
ラム制御部１には、ＡＮＤゲート５１の出力がマイクロ
プログラム停止指令として入力され、これによってナノ
プログラム処理の終了を待つ待機状態となる。

一方、ナノプログラム制御部２のナノプログラムメモリ
２２に格納されている複数のナノプログラム群の終わり
にそれぞれ第７図中）に示すナノプログラム終了命令（
ＮＥＮＤ命令）を設け、且つナノプログラムメモリ２２
の未使用領域に第７図（ａ）に示すホールト命令（ＨＡ
ＬＴ命令）を設けておき、ナノプログラム終了命令によ
って正常にナノプログラムが終了するときは、ナノプロ
グラム終了信号がナノ専用パイプラインレジスタ２３よ
りＡＮＤゲート５１に出力されてマイクロプログラム制
御部１が動作状態に復帰し、ナノプログラム制御部２は
ナノプログラム制御用フリップフロップ５０がナノ制御
クロックが高レベルとなった時点でリセットされるので
、ナノプログラム実行停止となり、アイドル状態となる
。また、ナノシーケンサ２１でアドレス異常が発生して
ホールト命令に到達すると、ナノシーケンサは停止状態
となってナノプログラム終了信号が出力されなくなる。

このため、マイクロウォッチドッグタイマ５２がタイム
アツプした時点でＡＮＤゲート５１の出力が低レベルと
なるので、マイクロプログラムの停止指令を解除してマ
イクロプログラム処理に復帰する。

〔発明が解決しようとする問題点〕

しかしながら、上記従来のマルチレベルプログラミング
方式にあっては、ナノプログラムメモリにホールト命令
が格納され、アドレス異常時にナノシーケンサが停止状
態となった後に、マイクロウォッチドッグタイマがタイ
ムアツプしたときにマイクロプログラム処理に復帰する
ので、アドレス異常発生時点からマイクロプログラム処
理に復帰するまでに時間が掛かると共に、マイクロウォ
ッチドッグタイマのタイムアツプによってアドレ□　　
　　　　ス異常を検出するようにしているので、マイク
ロプログラム制御部のアドレス異常であるがナノシーケ
ンサアドレス異常であるかを判別することができず、マ
イクロプログラム処理のオペレーションシステムでプロ
グラムを継続実行可能であるが否かの判断を行えないた
め、システムダウンに波及する等の問題点かあ゛った。

そこで、この発明は、上記従来例の問題点に着目してな
されたものであり、ナノプログラム制御部にアドレス異
常命令を格納し、且つナノプログラム制御部からアドレ
ス異常信号が出力されたときにアドレス異常処理を行う
アドレス異常検出回路を設けることにより、ナノシーケ
ンサアドレス異常時に速やかにマイクロプログラム処理
に復帰し、マイクロプログラム処理におけるナノシーケ
ンサアドレス異常の認識を容易にし、マイクロプログラ
ム処理のオペレーションシステムの判断無しでは新たな
ナノプログラム処理の起動を禁止し、上記従来例の問題
点を解決することが可能なマルチレベルプログラミング
方式を提供することを目的とする。

〔問題点を解決するための手段〕

上記目的を達成するために、この発明は、マイクロプロ
グラム制御部及びナノプログラム制御部を備え、且つ前
記マイクロプログラム制御部からのナノプログラム起動
要求を受けて、当該マイクロプログラム制御部にマイク
ロプログラム停止指令を出力すると共に、前記ナノプロ
グラム制御部にナノプログラム実行許可を出力すると共
に、当該ナノプログラムからのナノプログラム終了信号
を受けて前記マイクロプログラム停止指令及びナノプロ
グラム実行許可を解除するナノプログラム実行制御回路
を有するマルチレベルプログラミング方式において、前
記ナノプログラム制御部のプログラムメモリにおける未
使用領域及び各ナノプログラム群の境界位置にそれぞれ
ナノシーケンサアドレス異常命令を格納して、ナノプロ
グラムカウンタがナノシーケンサアドレス異常命令の番
地に到達したときに当該ナノプログラム制御部からアド
レス異常信号を出力し、該アドレス異常信号をアドレス
異常制御回路でラッチして、アドレス異常通知を前記ナ
ノプログラム実行制御部に、出力してそのマイクロプロ
グラム停止指令及びナノプログラム実行許可を解除して
マイクロプログラム処理に強制復帰させ、且つマイクロ
プログラム処理のオペレーティングシステムにアドレス
異常を通知し、ナノプログラム処理の実行継続可能なと
きにラッチ状態解除指令を前記アドレス異常制御回路に
出力するようにしたことを特徴としている。

〔作用〕

この発明においては、ナノシーケンサアドレス異常命令
をナノプログラム領域の未使用領域及び複数のナノプロ
グラム群の境界位置に格納しておき、ナノシーケンサに
アドレス異常が発生してナノプログラムカウンタがアド
レス異常命令の番地に到達した時に、ナノプログラム制
御部がらアドレス異常信号をアドレス異常制御回路に出
力し、このアドレス異常制御回路で、直ちにナノプログ
ラム制御回路を動作させて強制的にマイクロプログラム
処理に復帰させると共に、マイクロプログラム処理のオ
ペレーションシステムにナノシーケンサアドレス異常通
知を行い、このオペレーションシステムでナノシーケン
サアドレス異常を認識してナノプログラム処理の実行が
継続可能か否かを判断することができ、継続可能である
と判断したときに、ラッチ状態解除指令をアドレス異常
制御回路に出力して、そのアドレス異常信号のラッチ状
態を解除しない限り新たなナノプログラムの起動を禁止
する。

〔実施例〕

以下、この発明の実施例を図面に基づいて説明する。

第１図はこの発明の第１実施例を示すブロック図である
。

図中、１はマイクロプログラム制御部、２はナノプログ
ラム制御部、１１はマイクロシーケンサ、１２はマイク
ロプログラムメモリ、１３はマイクロ専用パイプライン
レジスタ、２１はナノシーケンサ、２２はナノプログラ
ムメモリ、２３はナノ用パイプラインレジスタ、５０は
ナノプログラム１　　　　　　制御用フリツプフロツプ
、５１はナノプログラム制御用ＡＮＤゲートであって、
これらは第５図の従来例と同様の構成を有するので、そ
の詳細説明はこれを省略する。

この発明においては、ナノプログラム制御部２のナノプ
ログラムメモリ２２が第２図に示すように構成されてい
る。すなわち、第２図において、Ｍ、はマツプ領域であ
って、マイクロ命令のナノプログラム起動命令で指定さ
れた番号のナノプログラムにジャンプするためのジャン
プテーブルを構成し、Ｎ１〜Ｎ７は複数ｎ個のナノプロ
グラム群である。そして、マツプ領域Ｍ、の未使用領域
、ナノプログラム群の境界位置のチェックポイント及び
プログラムの未使用領域には全て斜線図示のようにナノ
シーケンサアドレス異常命令が格納されている。このナ
ノシーケンサアドレス異常命令（ＡＥＲＲ命令）は、第
３図（ａ）に示す通常のナノプログラム終了命令（ＮＥ
ＮＤ命令）はオペランド部の最下位の１ビツト情報が“
０゛であるのに対して、第３図（ｂｌに示す如く、オペ
コード部はナノプログラム終了命令と同じで、オペラン
ド部の最下位１ビツト情報が“１”に設定されることに
より、ナノプログラム終了命令と区別されている。

したがって、ナノシーケンサアドレス異常命令は、ナノ
プログラムに対する処理とナノプログラム終了信号を出
力する処理とがナノプログラム終了命令と全く同じに構
成され、パイプラインレジスタ２３はオペランド部の最
下位１ビツト情報が“１”であるときにアドレス異常信
号を出力する。

このパイプラインレジスタ２３から出力されるアドレス
異常信号は、アドレス異常制御回路を構成するＪＫフリ
ップフロップ５３のＪ入力端に供給され、ＪＫフリップ
フロップ５３のに入力側にはマイクロプログラム処理の
オペレーションシステムから入力されるラッチ状態解除
指令としてのエラーリセット信号が供給される。そして
、ＪＫフリ７プフロツプ５３の出力側から得られるアド
レス異常通知信号がマイクロプログラム処理のオペレー
ションシステムに通知されると共に、アドレス異常制御
用ＯＲゲート５４の一方の入力側に供給され、このＯＲ
ゲート５４の他方の入力にパイプラインレジスタ２３か
らのナノプログラム終了信号が供給される。そして、Ｏ
Ｒゲート５４の出力側が、一方の入力側にマイクロプロ
グラム制御部１のパイプラインレジスタ１３からのナノ
プログラム起動要求信号が入力されるナノプログラム制
御用ＡＮＤゲート５１の他方の反転入力側に接続されて
いる。

次に、上記第１実施例の動作を説明する。今、マイクロ
プログラム制御部ｌからのナノプログラム起動要求信号
によってナノプログラム処理が実行され、そのナノプロ
グラム処理が正常に終了した場合には、ナノプログラム
メモリ２２からナノプログラム終了命令が出力されてパ
イプラインレジスタ２３からナノプログラム終了信号が
出力されるので、これがＯＲゲート５４を介してナノプ
ログラム制御用ＡＮＤゲート５１に入力されることによ
り、その出力側が低レベルとなり、マイクロプログラム
停止指令が解除されてマイクロプログラム処理に復帰す
ると共に、ナノプログラム制御用フリップフロップ５０
がナノ制御用クロックが到来した時点でリセットされて
、ナノプログラム制御部２がアイドル状態となる。

しかしながら、＋１１マイクロプログラム制御部１から
未登録の番号のナノプログラムを起動したことにより、
ナノシーケンサ２１のナノプログラムカウンタが、マツ
プ領域Ｍ１の未使用領域のアドレス異常命令の番地を指
定した場合、（２）ナノプログラム処理実行中にナノプ
ログラムカウンタに誤アドレスがセットされて暴走し、
ナノプログラムカウンタがナノプログラムメモリ２２の
複数個所に散在するナノシーケンサアドレス異常命令の
番地に到達した場合には、ナノ専用パイプラインレジス
タ２ｊからナノプログラム終了信号とアドレス異常信号
とが出力される。したがって、ナノプログラム終了信号
がＯＲゲート５４を介してＡＮＤゲート５１に供給され
ることにより、ＡＮＤゲート５１の出力側が低レベルと
なり、マイクロプログラム停止指令信号が解除されてマ
イクロプログラム制御部ｌは速やかに動作状態に復帰し
、そ１　　　　　　　の後にナノプログラム制御用フリ
ップフロップ５０にナノ制御クロックが入力された時点
でその出力側からナノプログラム実行許可信号が出力さ
れなくなるので、ナノプログラム制御部２はアイドル状
態となる。

このナノプログラム制御部２のアイドル状態への移行に
よって、ナノプログラム終了信号は出力されない状態と
なるが、アドレス異常信号がＪＫフリップフロップ５３
にナノ制御クロックが入力された時点でラッチされ、そ
の出力側からアドレス異常通知信号が出力されるので、
これがＯＲゲート５４を介してＡＮＤゲート５１に入力
されるので、このＡＮＤゲート５１からマイクロプログ
ラム停止指令が出力されることはないと共にナノプログ
ラム制御用フリップフロップ５０がセットされることも
ない。

また、ＪＫフリップフロップ５３から出力されるアドレ
ス異常通知信号がマイクロオペレーションシステムに入
力され、このマイクロオペレーションシステムでナノシ
ーケンサにアドレス異常が発生したことを容易に認識す
ることができ、マイクロオペレーションシステムによっ
て、ナノプログラムメモリ２２がＲＡＭで構成されてい
る場合のナノプログラムの再ローディングや異常要因解
析によってナノプログラム制御の継続使用可能と判断し
た時に、エラーリセット信号を出力するまでは、新たな
ナノプログラムの起動が禁止される。

以上のように第１実施例によると、ナノ命令のアドレス
異常命令から筒車な制御回路を介して容易且つ迅速にマ
イクロプログラム処理に復帰し、マイクロオペレーショ
ンシステムでアドレス異常を認識することができ、また
新たなナノプログラム起動を禁止することができる。

次に、この発明の第２実施例を第４図について説明する
。

この第２実施例は、ナノシーケンサの暴走パターンが無
限ループであるかアドレス異常であるかを認識すること
を可能としたものである。

すなわち、第４図に示すように、ナノプログラム制御用
ＡＮＤゲート５１の出力をナノウォッチドッグタイマ６
０に入力し、そのタイムアツプ信号をマイクロオペレー
ションシステムに通知すると共に、ナノプログラム制御
用ＡＮＤゲート５１及びナノクロック制御用ＡＮＤゲー
ト６１０反転入力側に入力し、ＡＮＤゲート６１の他の
１つの入力側にナノ制御クロックが、その他の反転入力
側にアドレス異常通知信号が入力され、一方ナノシーケ
ンサ２１から出力されるアドレス信号がアドレスラッチ
レジスタ６２に供給され、そのラッチアドレスが他のア
ドレスラッチレジスタ６３に供給され、両アドレスラフ
チレジスタ６２．６３にナノクロック制御用ＡＮＤゲー
ト６１の出力がラッチクロックとして供給されているこ
とを除いては前記第１実施例と同様の構成を存し、第１
図との対応部分には同一符号を付しその詳細説明はこれ
を省略する。

この第２実施例によると、ナノプログラム制御部２が正
常にナノプログラムを実行している場合には、前述した
ように、パイプラインレジスタ２３からアドレス異常信
号が出力されないので、ＪＫフリップフロップ５３はリ
セット状態にあり、アドレス異常通知信号が出力されて
おらず、且つナノウォッチドッグタイマ６０もタイムア
ツプすることがないので、ナノクロック制御用ＡＮＤゲ
ート６１からはナノＩＩＩ　？卸りロックがそのままア
ドレスラッチレジスタ６２及び６３に出力され、これら
アドレスラッチレジスタ６２及び６３にナノシーケンサ
２１から出力される現在のアドレスデータ及び１つ前ア
ドレスデータがラッチされる。

この状態で、ナノシーケンサ２１でアドレス異常が発生
すると、前述したように、パイプラインレジスタ２３か
らアドレス異常信号が出力され、これがＪＫフリップフ
ロップ５３にランチされて、その出力側からアドレス異
常通知信号が出力されるので、これがナノプログラム制
御用ＡＮＤゲート５１に入力されてマイクロプログラム
停止指令信号が解除され、マイクロプログラム処理に復
帰すると共に、ナノクロック制御ＡＮＤゲート６１の出
力が低レベルを維持することになり、アドレスランチレ
ジスタ６２．６３のアドレスラッチが１　　　　　　停
止される。このため、アドレスランチレジスタ６２には
、現在のナノシーケンサ２１から出力されたアドレスデ
ータがラッチされており、アドレスラッチレジスタ６３
には、その１つ前のアドレスデータがラッチされている
ので、これらアドレスデータをマイクロオペレーション
システムに通知することにより、マイクロオペレーショ
ンシステムで異常の発生したアドレスと、その１つ前の
アドレスとを認識することができ、異常原因の解析を行
う場合に有効となる。

また、ナノシーケンサ２１が無限ループを生じて暴走状
態となると、パイプラインレジスタ２３からナノプログ
ラム終了信号が出力されなくなるので、ナノプログラム
制御用ＡＮＤゲート５１の出力が高レベルを維持し、こ
のためナノウォッチドッグタイマ６０がタイムアツプし
てそのタイムアツプ信号がナノプログラム制御用ＡＮＤ
ゲート５１及びナノクロック制御用ＡＮＤゲート６１に
入力される。したがって、ナノプログラム制御用ＡＮＤ
ゲート５１の出力が低レベルとなって、マイクロプログ
ラム処理に復帰すると共に、ナノプログラム制御部２が
アイドル状態となり、且つアドレスラッチレジスタ６２
及び６３にナノウォッチドッグタイマ６０のタイムアツ
プ時にナノシーケンサ２１から出力されるアドレスデー
タ及びその１つ前のアドレスデータがそれぞれラッチさ
れる。そして、ナノウォッチドッグタイマ６０のタイム
アツプ信号とそのときのアドレスデータ及び１つ前のア
ドレスデータとがマイクロオペレーションシステムに通
知されることにより、マイクロオペレーション−システ
ムでナノプログラムで無限ループによる異常状態が発生
したことを認識することができ、そのときのアドレスデ
ータにより、無限ループ発生原因を解析することができ
る。

以上のように、第２実施例によると、ナノプログラム制
御部２のナノシーケンサ１４でのアドレス異常と無限ル
ープとによる暴走を適格に判別することができ、異常要
因の認識を強化することができる。

なお、上記各実施例においては、ナノプログラム制御回
路としてＡＮＤゲート５１及びＤフリップフロップ５０
を適用した場合につい゛て説明したが、これに限定され
るものではなく、他の論理素子又は判断回路を適用する
ことができ、またアドレス異常制御回路もＪＫフリップ
フロップ５３に限定されるものではなく、他の同等の論
理素子、ラッチ回路等を適用し得るものである。

〔発明の効果〕

以上説明したように、この発明によれば、ナノ命令のナ
ノシーケンサアドレス異常命令により、ナノプログラム
制御部から出力されるアドレス異常信号を簡単なアドレ
ス異常制御回路に保持させ、その保持信号をナノプログ
ラム制御回路に入力すると共に、マイクロオペレーショ
ンシステムに通知する構成としたので、ナノシーケンサ
アドレス異常時に速やかにマイクロプログラム処理に復
帰することができると共に、マイクロオペレーションシ
ステムの判断によりナノプログラムの実行継続可能とな
った場合のシステムへの影響を軽減することができ、し
かもナノプログラム制御部におけるアドレス異常の要因
がアドレス異常制御回路の出力により容易に認識するこ
とができるため、マイクロオペレーションシステムで専
用のＲＡＳ処理を実行することができ、そのうえアドレ
ス異常時にマイクロオペレーションシステムからのラッ
チ解除指令が出力されるまでは新たなナノプログラムの
起動を禁止しているので、マイクロオペレーションシス
テムのＲＡＳ処理を行うまでは多重に異常が発生するこ
とはなく、異常時のアドレスレジスタ等の各種情報を保
持することが可能である等の効果が得られる。

【図面の簡単な説明】

第１図はこの発明の第１実施例を示すブロック図、第２
図（ａ）及び山）はそれぞれナノプログラム制御用ナノ
命令を示す説明図、第３図はナノプログラムメモリの構
成を示す図、第４図はこの発明の第２実施例を示すブロ
ック図、第５図はナノプログラム制御を備えたマイクロ
プロッサを示すブロック図、第６図は従来例を示すブロ
ック図、第７図Ｔ８）及びＴｂ）はそれぞれ従来例のナ
ノプログラム制御用ナノ命令を示す説明図である。 図中、１はマイクロプログラム制御部、２はナノプログ
ラム制御部、３はデータ処理部、１１はマイクロシーケ
ンサ、１２はマイクロプログラムメモリ、１３はマイク
ロ専用パイプラインレジスタ、２１はナノシーケンサ、
２２はナノプログラムメモリ、２３はナノ専用パイプラ
インレジスタ、５０はナノプログラム制御用フリップフ
ロップ、５１はナノプログラム制御用ＡＮＤゲート、５
３はＪＫフリップフロップ、５４はアドレス異常制御用
ＯＲゲート、６０はナノウォッチドッグタイマ、６１は
ナノクロック制御用ＡＮＤゲート、６２．６３はアドレ
スラッチレジスタである。

Claims (2)

【特許請求の範囲】
1. （１）マイクロプログラム制御部及びナノプログラム制
   御部を備え、且つ前記マイクロプログラム制御部からの
   ナノプログラム起動要求を受けて、当該マイクロプログ
   ラム制御部にマイクロプログラム停止指令を出力すると
   共に、前記ナノプログラム制御部にナノプログラム実行
   許可を出力すると共に、当該ナノプログラムからのナノ
   プログラム終了信号を受けて前記マイクロプログラム停
   止指令及びナノプログラム実行許可を解除するナノプロ
   グラム実行制御回路を有するマルチレベルプログラミン
   グ方式において、前記ナノプログラム制御部のプログラ
   ムメモリにおける未使用領域及び各ナノプログラム群の
   境界位置にそれぞれナノシーケンサアドレス異常命令を
   格納して、ナノプログラムカウンタがナノシーケンサア
   ドレス異常命令の番地に到達したときに当該ナノプログ
   ラム制御部からアドレス異常信号を出力し、該アドレス
   異常信号をアドレス異常制御回路でラッチして、アドレ
   ス異常通知を前記ナノプログラム実行制御部に出力して
   そのマイクロプログラム停止指令及びナノプログラム実
   行許可を解除してマイクロプログラム処理に強制復帰さ
   せ、且つマイクロプログラム処理のオペレーティングシ
   ステムにアドレス異常を通知し、ナノプログラム処理の
   実行継続可能なときにラッチ状態解除指令を前記アドレ
   ス異常制御回路に出力するようにしたことを特徴とする
   マルチレベルプログラミング方式。
2. （２）アドレス異常制御回路は、Ｊ入力側にアドレス異
   常信号が、Ｋ入力側にマイクロプログラム処理のオペレ
   ーティングシステムのラッチ状態解除指令がそれぞれ入
   力されるＪＫフリップフロップで構成されている特許請
   求の範囲第１項記載のマルチレベルプログラミング方式
   。