JPH06103507B2 - パルス入出力プロセッサ及びそれを用いたマイクロコンピュータ - Google Patents
パルス入出力プロセッサ及びそれを用いたマイクロコンピュータInfo
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- JPH06103507B2 JPH06103507B2 JP59230202A JP23020284A JPH06103507B2 JP H06103507 B2 JPH06103507 B2 JP H06103507B2 JP 59230202 A JP59230202 A JP 59230202A JP 23020284 A JP23020284 A JP 23020284A JP H06103507 B2 JPH06103507 B2 JP H06103507B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
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- G04G99/006—Electronic time-pieces using a microcomputer, e.g. for multi-function clocks
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- G04G—ELECTRONIC TIME-PIECES
- G04G15/00—Time-pieces comprising means to be operated at preselected times or after preselected time intervals
- G04G15/006—Time-pieces comprising means to be operated at preselected times or after preselected time intervals for operating at a number of different times
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はプロセッサに係り、特にカウンタ／タイマによ
るパルス入力処理及びパルス出力処理を行うシングルチ
ツプマイクロコンピユータのカウンタ／タイマに好適な
制御方式に関する。
るパルス入力処理及びパルス出力処理を行うシングルチ
ツプマイクロコンピユータのカウンタ／タイマに好適な
制御方式に関する。
従来、シングルチツプマイクロコンピユータのカウンタ
／タイマについては、IEEE MICRO,February,1984年にお
けるJ.M.Sibigtrothによる“Motorola′s MC68HC11:Def
inition and Design of a VLSI Microprocessor"と題す
る文献において論じられている。この文献で述べられて
いるカウンタ／タイマの機能は、カウンタ／タイマの本
数やパルス入力を計数したデータを保持するキヤプチヤ
・レジスタの本数、ペルス出力発生の時間幅を決定する
データを保持するコンペア・レジスタの本数は固定であ
り、各種機器の制御に応用した場合、自由度という点に
ついては配慮されていなかつた。
／タイマについては、IEEE MICRO,February,1984年にお
けるJ.M.Sibigtrothによる“Motorola′s MC68HC11:Def
inition and Design of a VLSI Microprocessor"と題す
る文献において論じられている。この文献で述べられて
いるカウンタ／タイマの機能は、カウンタ／タイマの本
数やパルス入力を計数したデータを保持するキヤプチヤ
・レジスタの本数、ペルス出力発生の時間幅を決定する
データを保持するコンペア・レジスタの本数は固定であ
り、各種機器の制御に応用した場合、自由度という点に
ついては配慮されていなかつた。
また、I/Oのピン配置についても固定である。
本発明の目的は従来、配慮がなされていなかつた、カウ
ンタ／タイマの本数、キヤプチヤ・レジスタの本数、コ
ンペア・レジスタの本数に自由度を持たせ、各種機器の
制御に応用可能なシングルチツプマイクロコンピュータ
の入出力処理の制御方式を提供することにある。
ンタ／タイマの本数、キヤプチヤ・レジスタの本数、コ
ンペア・レジスタの本数に自由度を持たせ、各種機器の
制御に応用可能なシングルチツプマイクロコンピュータ
の入出力処理の制御方式を提供することにある。
本発明の特徴は、外部から与えられるパルス信号を入力
し、演算処理を行い、上記演算処理に応じてパルス信号
を出力するパルス入出力プロセッサであって、上記演算
処理の演算条件と上記演算処理に用いるレジスタを設定
してパルス信号の入出力処理を規定するタスクを保持す
る入出力タスク保持部と、上記入出力タスク保持部から
上記タスクを受けてデコードし制御信号を生成するタス
クデコード部と、データを保持する複数のレジスタと、
上記制御信号に基づいて、上記複数のレジスタの中から
上記タスクを実行するためのレジスタを指定し、上記指
定されたレジスタを用いて演算を行うパルス入出力演算
部とを有することにある。つまり、本発明では、タクス
によって、パルス信号の入出力処理のための演算の演算
条件を設定し、この演算処理に用いるジレスタを指定す
ることができる。
し、演算処理を行い、上記演算処理に応じてパルス信号
を出力するパルス入出力プロセッサであって、上記演算
処理の演算条件と上記演算処理に用いるレジスタを設定
してパルス信号の入出力処理を規定するタスクを保持す
る入出力タスク保持部と、上記入出力タスク保持部から
上記タスクを受けてデコードし制御信号を生成するタス
クデコード部と、データを保持する複数のレジスタと、
上記制御信号に基づいて、上記複数のレジスタの中から
上記タスクを実行するためのレジスタを指定し、上記指
定されたレジスタを用いて演算を行うパルス入出力演算
部とを有することにある。つまり、本発明では、タクス
によって、パルス信号の入出力処理のための演算の演算
条件を設定し、この演算処理に用いるジレスタを指定す
ることができる。
従って、レジスタの用途が予め定めれる汎用性の低いも
のに対して、本発明ではタスクによってレジスタの指定
と演算条件の設定ができるので、様々な制御対象に適用
でき、汎用性が高まる。
のに対して、本発明ではタスクによってレジスタの指定
と演算条件の設定ができるので、様々な制御対象に適用
でき、汎用性が高まる。
本発明の特徴を後述する実施例に基づいて具体的に示す
と、カウンタ／タイマはAU（Arithemutic Unit）とレジ
スタ群の定められたレジスタより構成され、AUによつて
インクリメントし、データを元に戻すことにより行うも
のである。キヤプチヤ・レジスタはカウンタ／タイマと
同じレジスタ群の定められたレジスタにカウンタ／タイ
マのデータを転送することによつて行うものである。ま
た、コンペア・レジスタについても、同様にレジスタ群
の定められたレジスタのデータとカウンタ／タイマのデ
ータをAUによつて比較することによつて行う。
と、カウンタ／タイマはAU（Arithemutic Unit）とレジ
スタ群の定められたレジスタより構成され、AUによつて
インクリメントし、データを元に戻すことにより行うも
のである。キヤプチヤ・レジスタはカウンタ／タイマと
同じレジスタ群の定められたレジスタにカウンタ／タイ
マのデータを転送することによつて行うものである。ま
た、コンペア・レジスタについても、同様にレジスタ群
の定められたレジスタのデータとカウンタ／タイマのデ
ータをAUによつて比較することによつて行う。
また、カウンタ／タイマ，キヤプチヤ・レジスタ，コン
ペア・レジスタの本数に自由度を持たせるため、CPUの
プログラムのイニシヤライズ時に、機能を設定する命令
をもち、あるレジスタ群に所望の機能を設定することに
より、入出力処理が実行される。
ペア・レジスタの本数に自由度を持たせるため、CPUの
プログラムのイニシヤライズ時に、機能を設定する命令
をもち、あるレジスタ群に所望の機能を設定することに
より、入出力処理が実行される。
第２図は本発明の一実施例を示すシングルチツプマイク
ロコンピユータの構成を示したものである。マイクロコ
ンピユータ部は中央演算処理部（CPU）200、データ・メ
モリ部（RAM）201とプログラム・メモリ部（ROM）202よ
り構成される。
ロコンピユータの構成を示したものである。マイクロコ
ンピユータ部は中央演算処理部（CPU）200、データ・メ
モリ部（RAM）201とプログラム・メモリ部（ROM）202よ
り構成される。
入出力処理部は入出力タスク・レジスタ部205、タスク
デコーダ部206と入出力演算部207から構成されている。
デコーダ部206と入出力演算部207から構成されている。
マイクロコンピュータ部と入出力処理部のインターフエ
イスは、データ・バス203、アドレス及びコントロール
バス204によつて行う。
イスは、データ・バス203、アドレス及びコントロール
バス204によつて行う。
入出力タスク・レジスタ部205は入出力機能を命令デー
タと保持しているジレスタ群であり、マイクロコンピユ
ータ部よりデータ・バスを介して、入出力タスク・レジ
スタ部205に機能命令データを書込むものである。入出
力タスク・レジスタ部205に書込まれた機能命令データ
は、逐次読出され、その機能命令データに応じて、タス
ク・デコーダ部206を介して、入出力演算部207を制御す
る。
タと保持しているジレスタ群であり、マイクロコンピユ
ータ部よりデータ・バスを介して、入出力タスク・レジ
スタ部205に機能命令データを書込むものである。入出
力タスク・レジスタ部205に書込まれた機能命令データ
は、逐次読出され、その機能命令データに応じて、タス
ク・デコーダ部206を介して、入出力演算部207を制御す
る。
タスク・デコーダ部は機能命令データと入力群208の信
号状態により、入出力演算部207を制御するための信号
を発生する機能を有するものである。
号状態により、入出力演算部207を制御するための信号
を発生する機能を有するものである。
入出力演算部307は、カウンタ／タイマのためのインク
リメント，カウンタ／タイマのデータをキヤプチヤ・レ
ジスタへの転送、カウンタ／タイマのデータとコンペア
・レジスタのデータとの比較や出力群209への出力信号
発生などを行うものである。
リメント，カウンタ／タイマのデータをキヤプチヤ・レ
ジスタへの転送、カウンタ／タイマのデータとコンペア
・レジスタのデータとの比較や出力群209への出力信号
発生などを行うものである。
ここで、入出力処理部の詳細なブロツク構成を第１図に
示す。入出力タスク・レジスタ部は入出力タスク信号発
生回路101、タスク・アドレス・デーコーダ102とタスク
・レジスタ群103より構成される。各種機器を制御する
ためには、多数の入出力処理タスクを実行する必要があ
る。タスク・レジスタ群103に多くの入出力処理タスク
の命令が記憶されている。そのため、入出力タスク信号
発生回路101より、タスク番号を発生し、タスク・アド
レス・デコータ102を介して、タスク・レジスタ群103よ
りタスク番号に対応した入出力タスクの命令を読出し、
実行する。各タスクは命令は、第３図に示すように、入
出力タスク番号，入出力指定カウンタ／タイマのレジス
タ番号，キヤプチヤ／コンペアのレジスタ番号，計数条
件，キヤプチヤ／コンペアの条件，クロツク入力のピン
番号，キヤプチヤ／リセツト入力ピン番号と出力ピン番
号のデータであり、入出力演算デコーダ104を介して、
入出力演算部207の制御信号113及び入力ピン制御信号11
4を生成する。115は入力群208を入力するためのピン番
号制御回路である。
示す。入出力タスク・レジスタ部は入出力タスク信号発
生回路101、タスク・アドレス・デーコーダ102とタスク
・レジスタ群103より構成される。各種機器を制御する
ためには、多数の入出力処理タスクを実行する必要があ
る。タスク・レジスタ群103に多くの入出力処理タスク
の命令が記憶されている。そのため、入出力タスク信号
発生回路101より、タスク番号を発生し、タスク・アド
レス・デコータ102を介して、タスク・レジスタ群103よ
りタスク番号に対応した入出力タスクの命令を読出し、
実行する。各タスクは命令は、第３図に示すように、入
出力タスク番号，入出力指定カウンタ／タイマのレジス
タ番号，キヤプチヤ／コンペアのレジスタ番号，計数条
件，キヤプチヤ／コンペアの条件，クロツク入力のピン
番号，キヤプチヤ／リセツト入力ピン番号と出力ピン番
号のデータであり、入出力演算デコーダ104を介して、
入出力演算部207の制御信号113及び入力ピン制御信号11
4を生成する。115は入力群208を入力するためのピン番
号制御回路である。
入出力演算部207はカウンタ／タイマ、キヤプチヤ・レ
ジスタとコンペア・レジスタとなるレジスタ群105、第
１のソース・ラツチ106、第２のソース・ラツチ107、入
出力演算を行うAU108、デイステイネーシヨン・ラツチ1
09、出力用ラツチ群110、ライト・データ・バツフア111
とリード・データ・バツフア112から構成される。
ジスタとコンペア・レジスタとなるレジスタ群105、第
１のソース・ラツチ106、第２のソース・ラツチ107、入
出力演算を行うAU108、デイステイネーシヨン・ラツチ1
09、出力用ラツチ群110、ライト・データ・バツフア111
とリード・データ・バツフア112から構成される。
レジスタ群105の各タスクの命令によつて指定されたレ
ジスタがアクセスされ、入出力処理を行う。AU108はイ
ンクリメント、比較などの演算を行う。
ジスタがアクセスされ、入出力処理を行う。AU108はイ
ンクリメント、比較などの演算を行う。
また、レジスタ群105、第１のソース・ラツチ106、第２
のソース・ラツチ107、AU108、デイステイネーシヨン・
ラツチ109、ライト・データ・バツフア111とリード・デ
ータ・バツフア112は、それぞれ、第１の入出力用リー
ド・バス116、第２の入出力用リード・バス117、入出力
用ライト・バス118とマイクロコンピユータのデータ・
バス203とインターフエイスされる入出力用インターフ
エイス・バス119で接続されている。ライト・データ・
バツフア111とリード・データ・バツフア112はマイクロ
コンピユータからのライト・データ及びリード・データ
をレジスタ群105のレジスタへ書込み、読出しを行うた
めのバツフアである。
のソース・ラツチ107、AU108、デイステイネーシヨン・
ラツチ109、ライト・データ・バツフア111とリード・デ
ータ・バツフア112は、それぞれ、第１の入出力用リー
ド・バス116、第２の入出力用リード・バス117、入出力
用ライト・バス118とマイクロコンピユータのデータ・
バス203とインターフエイスされる入出力用インターフ
エイス・バス119で接続されている。ライト・データ・
バツフア111とリード・データ・バツフア112はマイクロ
コンピユータからのライト・データ及びリード・データ
をレジスタ群105のレジスタへ書込み、読出しを行うた
めのバツフアである。
出力ラツチ群110は、比較を行つた時の比較結果を保持
するラツチで、このラツチの出力が出力ピンに接続さ
れ、出力群209に信号を出力する。
するラツチで、このラツチの出力が出力ピンに接続さ
れ、出力群209に信号を出力する。
第４図は入出力演算部207のタイミング図である。入出
力演算部207は、（ａ）で示される第１のクロツク信号
φ1と（ｂ）で示される第２のクロツク信号φ2の重なり
のない２相クロツク信号によつて動作する。また、第１
のクロツク信号φ1はマイクロコンピユータ部の内部ク
ロツク信号である。（先ず、カウンタ／タイマの計数後
にコンペア・レジスタのデータと比較するモードについ
て動作を説明する。）（ｃ）は第１の入出力用リード・
バス116の状態を示す。第１のクロツク信号φ1（ａ）が
“1"のときに第１の入出力用リード・バス116をプリチ
ヤージする。
力演算部207は、（ａ）で示される第１のクロツク信号
φ1と（ｂ）で示される第２のクロツク信号φ2の重なり
のない２相クロツク信号によつて動作する。また、第１
のクロツク信号φ1はマイクロコンピユータ部の内部ク
ロツク信号である。（先ず、カウンタ／タイマの計数後
にコンペア・レジスタのデータと比較するモードについ
て動作を説明する。）（ｃ）は第１の入出力用リード・
バス116の状態を示す。第１のクロツク信号φ1（ａ）が
“1"のときに第１の入出力用リード・バス116をプリチ
ヤージする。
第２のクロツク信号φ2（ｂ）が“1"になると、カウン
タ／タイマのデータに従つて、第１の入出力用リード・
バス116はデイスチヤージが始まり、第２のクロツク信
号φ2（ｂ）が“1"の期間に、データが確立する。第１
の入出力用リード・バス116上のデータは第２のクロツ
ク（ｂ）が“1"の期間中に、第１のソース・ラツチ106
にラツチされる。（ｃ）に第１のソース・ラツチの状態
を示す。破線の時間に、第１のソース・ラツチ106にデ
ータがラツチされる。第１のソース・ラツチ106にラツ
チされたデータは、第２のクロツクφ2（ｂ）が“1"の
期間にプリチヤージされたAU108のＡ端子に入力され
る。一方、AU108のＢ端子に入力されるデータは全て０
で、AU108は、カウンタ／タイマに必要な計数動作を、
入出力演算デコーダの信号に従つて、行う。つまり、カ
ウンタ／タイマをインクリメントする。AU108によつて
インクリメントされたデータはデイステイネーシヨン・
ラツチ109へ入力され、第１のクロク信号φ1（ａ）が
“1"の期間中にデイステイネーシヨン・ラツチ109にラ
ツチされる。そのデイステイネーシヨン・ラツチ109の
状態を示したのが（ｆ）である。次に、デイステイネー
シヨン・ラツチ109の出力は、第１のクロツク信号φ
1（ａ）が“1"の期間中にプリチヤージされる入出力ラ
イト・バス118と第１の入出力用リード・バス116に入力
される。（ｇ）と（ｃ）にそれらの状態を示す。つま
り、第２のクロツク信号φ2（ｂ）が“1"の期間中に、
デイステイネーシヨン・ラツチ109（ｄ）のデータに従
つて、第１の入出力用リード・バス116（ｃ）と入出力
用ライト・バス118（ｇ）をデイスチヤージし、それぞ
れのバス上にデータが確立される。第１の入出力用リー
ド・バス116上のデータは第１のソース・ラツチ106とカ
ウンタ／タイマと指定したレジスタ群105のレジスタに
書込まれる。つまり第１のソース・ラツチ106は比較す
るための該データを書込み、レジスタ群105のレジスタ
をカウンタ／タイマとするため読出したレジスタに該デ
ータを書込む。
タ／タイマのデータに従つて、第１の入出力用リード・
バス116はデイスチヤージが始まり、第２のクロツク信
号φ2（ｂ）が“1"の期間に、データが確立する。第１
の入出力用リード・バス116上のデータは第２のクロツ
ク（ｂ）が“1"の期間中に、第１のソース・ラツチ106
にラツチされる。（ｃ）に第１のソース・ラツチの状態
を示す。破線の時間に、第１のソース・ラツチ106にデ
ータがラツチされる。第１のソース・ラツチ106にラツ
チされたデータは、第２のクロツクφ2（ｂ）が“1"の
期間にプリチヤージされたAU108のＡ端子に入力され
る。一方、AU108のＢ端子に入力されるデータは全て０
で、AU108は、カウンタ／タイマに必要な計数動作を、
入出力演算デコーダの信号に従つて、行う。つまり、カ
ウンタ／タイマをインクリメントする。AU108によつて
インクリメントされたデータはデイステイネーシヨン・
ラツチ109へ入力され、第１のクロク信号φ1（ａ）が
“1"の期間中にデイステイネーシヨン・ラツチ109にラ
ツチされる。そのデイステイネーシヨン・ラツチ109の
状態を示したのが（ｆ）である。次に、デイステイネー
シヨン・ラツチ109の出力は、第１のクロツク信号φ
1（ａ）が“1"の期間中にプリチヤージされる入出力ラ
イト・バス118と第１の入出力用リード・バス116に入力
される。（ｇ）と（ｃ）にそれらの状態を示す。つま
り、第２のクロツク信号φ2（ｂ）が“1"の期間中に、
デイステイネーシヨン・ラツチ109（ｄ）のデータに従
つて、第１の入出力用リード・バス116（ｃ）と入出力
用ライト・バス118（ｇ）をデイスチヤージし、それぞ
れのバス上にデータが確立される。第１の入出力用リー
ド・バス116上のデータは第１のソース・ラツチ106とカ
ウンタ／タイマと指定したレジスタ群105のレジスタに
書込まれる。つまり第１のソース・ラツチ106は比較す
るための該データを書込み、レジスタ群105のレジスタ
をカウンタ／タイマとするため読出したレジスタに該デ
ータを書込む。
一方、比較の基準となる基準データは第２の入出力用リ
ード・バス117を介して、第２のソース・ラツチ107に書
込まれる。その動作を（ｊ），（ｋ）によつて説明す
る。
ード・バス117を介して、第２のソース・ラツチ107に書
込まれる。その動作を（ｊ），（ｋ）によつて説明す
る。
第１のクロツク信号φ1（ａ）が“1"の期間中に、第２
の入出力用リード・バスをプリチヤージする。次の第２
のクロツク信号φ2（ｂ）が“1"の期間中に、基準デー
タを保持しているレジスタ群105のコンペア・レジスタ
のデータに従つて、デイスチヤージされ、第２の入出力
用リード・バス上に基準データが確立される。第２の入
出力用リード・バスのデータは第２のクロツク信号φ2
（ｂ）が“1"の期間中に、第２のソース・ラツチ107に
書込まれる。
の入出力用リード・バスをプリチヤージする。次の第２
のクロツク信号φ2（ｂ）が“1"の期間中に、基準デー
タを保持しているレジスタ群105のコンペア・レジスタ
のデータに従つて、デイスチヤージされ、第２の入出力
用リード・バス上に基準データが確立される。第２の入
出力用リード・バスのデータは第２のクロツク信号φ2
（ｂ）が“1"の期間中に、第２のソース・ラツチ107に
書込まれる。
第１のソース・ラツチ106の出力と第２のソース・ラツ
チ107の出力はそれぞれ、AU108のＡ端子,B端子に入力さ
れ、比較動作が第１のクロツク信号φ1（ａ）が“1"の
期間中に終了すると同時に、その比較結果は、出力ラツ
チ群110の指定されたラツチに保持される。
チ107の出力はそれぞれ、AU108のＡ端子,B端子に入力さ
れ、比較動作が第１のクロツク信号φ1（ａ）が“1"の
期間中に終了すると同時に、その比較結果は、出力ラツ
チ群110の指定されたラツチに保持される。
次に、カウンタ／タイマのデータをキヤプチヤ・レジス
タへ転送する動作を説明する。
タへ転送する動作を説明する。
カウンタ／タイマの動作は、比較する場合と同様な動作
である。カウンタ／タイマのデータをキヤプチヤ・レジ
スタへ転送するためには、カウンタ／タイマの計数され
たデータが保持されているデイステイネーシヨン・ラツ
チ109によつて、第１のリード・バスを介して、レジス
タ群105の指定されたキヤプチヤ・レジスタに計数され
たデータを書込むことによつて行うものである。
である。カウンタ／タイマのデータをキヤプチヤ・レジ
スタへ転送するためには、カウンタ／タイマの計数され
たデータが保持されているデイステイネーシヨン・ラツ
チ109によつて、第１のリード・バスを介して、レジス
タ群105の指定されたキヤプチヤ・レジスタに計数され
たデータを書込むことによつて行うものである。
第１の入出力用リード・バス116上に、第２のクロツク
信号φ2（ｂ）が“1"の期間中に、デイステイネーシヨ
ン・ラツチ109の出力に従つて、データを確立させ、第
１のソース・ラツチ106にそのデータを書込む。書込ま
れたデータはAU108のＡ端子に入力され、Ａ端子に入力
されたデータと同じデータをデイステイネーシヨン・ラ
ツチ109に書込む。次に、第１のクロツク信号φ1（ａ）
が“1"の期間中にプリチヤージされた入出力用ライト・
バス118上に、第２のクロツク信号φ2（ｂ）が“1"の期
間中にデイスチヤージされ、デイステイネーシヨン・ラ
ツチ109のデータを確立させる。入出力用ライト・バス1
18上のデータは、レジスタ群105の指定されたキヤプチ
ヤ・レジスタに書込まれる。
信号φ2（ｂ）が“1"の期間中に、デイステイネーシヨ
ン・ラツチ109の出力に従つて、データを確立させ、第
１のソース・ラツチ106にそのデータを書込む。書込ま
れたデータはAU108のＡ端子に入力され、Ａ端子に入力
されたデータと同じデータをデイステイネーシヨン・ラ
ツチ109に書込む。次に、第１のクロツク信号φ1（ａ）
が“1"の期間中にプリチヤージされた入出力用ライト・
バス118上に、第２のクロツク信号φ2（ｂ）が“1"の期
間中にデイスチヤージされ、デイステイネーシヨン・ラ
ツチ109のデータを確立させる。入出力用ライト・バス1
18上のデータは、レジスタ群105の指定されたキヤプチ
ヤ・レジスタに書込まれる。
以上の入出力処理部207を制御するのが前述した第３図
のタスク命令である。
のタスク命令である。
入出力タスク番号とはタスク・レジスタ群に割付けられ
たアドレスである。入出力指定は、カウンタ／タイマの
データをキヤプチヤ・レジスタへ転送する入力処理とカ
ウンタ／タイマのデータとコンペア・レジスタのデータ
を比較する出力処理とを指定する。その指定を次に示
す。
たアドレスである。入出力指定は、カウンタ／タイマの
データをキヤプチヤ・レジスタへ転送する入力処理とカ
ウンタ／タイマのデータとコンペア・レジスタのデータ
を比較する出力処理とを指定する。その指定を次に示
す。
入出力指定＝０……入力処理指定 〃 ＝１……出力処理指定 カウンタ／タイマ・レジスタ番号は、レジスタ群105の
中からカウンタ／タイマとなるジレスタの番号を示す。
例えば、カウンタ／タイマ・レジスタ番号が“3"のと
き、レジスタ群105の３番目のレジスタが、そのタスク
のカウンタ／タイマとなる。
中からカウンタ／タイマとなるジレスタの番号を示す。
例えば、カウンタ／タイマ・レジスタ番号が“3"のと
き、レジスタ群105の３番目のレジスタが、そのタスク
のカウンタ／タイマとなる。
キヤプチヤ／コンペア・レジスタ番号は、レジスタ群10
5の中からキヤプチヤ・レジスタもしくはコンペア・レ
ジスタとなるレジスタ番号を示す。例えば、キヤプチヤ
／コンペア・レジスタ番号が“5"のとき、レジスタ群10
5の５番目のレジスタが、そのタスクのキヤプチヤ・レ
ジスタ（入力処理の場合）もしくはコンペア・レジスタ
（出力処理の場合）となる。
5の中からキヤプチヤ・レジスタもしくはコンペア・レ
ジスタとなるレジスタ番号を示す。例えば、キヤプチヤ
／コンペア・レジスタ番号が“5"のとき、レジスタ群10
5の５番目のレジスタが、そのタスクのキヤプチヤ・レ
ジスタ（入力処理の場合）もしくはコンペア・レジスタ
（出力処理の場合）となる。
計数条件はカウンタ／タイマの計数のための条件であ
る。その内容は、クロツク指定、計数制御、リセツト制
御 クロツク指定＝０……内部クロツク信号。
る。その内容は、クロツク指定、計数制御、リセツト制
御 クロツク指定＝０……内部クロツク信号。
クロツク指定＝１……外部クロツク信号。
計数制御＝０……計数動作なし。
計数制御＝１……計数動作あり。
リセツト制御＝０……リセツト動作なし。
リセツト制御＝１……リセツト動作あり。
キヤプチヤ／コンペア条件は、カウンタ／タイマのデー
タの転送条件（入力処理の場合）もしくは、カウンタ／
タイマのデータの比較条件（出力処理の場合）である。
その内容は、転送条件として、転送後制御である。
タの転送条件（入力処理の場合）もしくは、カウンタ／
タイマのデータの比較条件（出力処理の場合）である。
その内容は、転送条件として、転送後制御である。
転送後制御＝０……転送後リセツト動作なし。
転送後制御＝１……転送後リセツト動作あり。
また、比較条件として、一致後制御、結果論理指定であ
る。
る。
一致後制御＝０……カウンタ／タイマのデータとコンペ
ア・レジスタのデータが一致した後リセツト動作なし。
ア・レジスタのデータが一致した後リセツト動作なし。
一致後制御＝１……カウンタ／タイマのデータとコンペ
ア・レジスタのデータが一致した後リセツト動作あり。
ア・レジスタのデータが一致した後リセツト動作あり。
結果論理指定＝０…カウンタ／タイマのデータとコンペ
ア・レジスタのデータと一致もしくは以上になつた時、
出力ラツチ群に“0"を出力する。
ア・レジスタのデータと一致もしくは以上になつた時、
出力ラツチ群に“0"を出力する。
結果論理指定＝１…カウンタ／タイマのデータとコンペ
ア・レジスタのデータと一致もしくは以上になつた時、
出力ラツチ群に“1"を出力する。
ア・レジスタのデータと一致もしくは以上になつた時、
出力ラツチ群に“1"を出力する。
クロツク入力ピン番号は、あるタスク命令において、外
部クロツクが指定された時、入出力用に用意されたピン
の中から、外部クロツク信号となるピン番号である。
部クロツクが指定された時、入出力用に用意されたピン
の中から、外部クロツク信号となるピン番号である。
キヤプチヤ／リセツト入力ピン番号もクロツク入力ピン
番号と同様に、あるタスク命令においてキヤプチヤ信号
（入力処理の場合）もしくはリセツト信号（出力処理の
場合）を、入出力用に用意されたピンの中から指定する
ためのピン番号である。
番号と同様に、あるタスク命令においてキヤプチヤ信号
（入力処理の場合）もしくはリセツト信号（出力処理の
場合）を、入出力用に用意されたピンの中から指定する
ためのピン番号である。
出力ピン番号は、ある出力処理のタスク命令において、
入出力用に用意されたピンの中から、出力ピンとなるピ
ン番号である。
入出力用に用意されたピンの中から、出力ピンとなるピ
ン番号である。
次に第３図のタスク命令を使用して、実現できる入出力
機能を第５図，第６図，第７図及び第８図に示す。
機能を第５図，第６図，第７図及び第８図に示す。
第５図はタスク命令を次のように設定した場合の動作を
示す。図は、デイジタル量をアナログ的に表現した図で
ある。
示す。図は、デイジタル量をアナログ的に表現した図で
ある。
つまり、タスク・レジスタ群103のk1番目のタスク命令
は、入力処理であり、カウンタ／タイマはレジスタ群10
5のレジスタn1、キヤプチヤ・レジスタはレジスタ群105
のレジスタm1である。
は、入力処理であり、カウンタ／タイマはレジスタ群10
5のレジスタn1、キヤプチヤ・レジスタはレジスタ群105
のレジスタm1である。
計数は、ピンp1の信号（p1）を外部クロツク入力信号と
して行い、ピンq1をキヤプチヤ入力信号とし、ピンq1の
信号（q1）が“0"となつたとき、カウンタ／タイマ（レ
ジスタn1）のデータをキヤプチヤ・レジスタ（レジスタ
m1）へ転送し、その後、カウンタ／タイマ（レジスタ
n1）のデータをリセツトする。
して行い、ピンq1をキヤプチヤ入力信号とし、ピンq1の
信号（q1）が“0"となつたとき、カウンタ／タイマ（レ
ジスタn1）のデータをキヤプチヤ・レジスタ（レジスタ
m1）へ転送し、その後、カウンタ／タイマ（レジスタ
n1）のデータをリセツトする。
第６図は、タスク命令を次のように設定した場合の動作
を示す。
を示す。
つまり、第５図とほとんど動作は同じであるが、転送後
に、カウンタ／タイマのデータをリセツトせずに、計数
を続行する。
に、カウンタ／タイマのデータをリセツトせずに、計数
を続行する。
第７図は、一定のインターバルの発生などで使用する出
力機能であり、タスク命令を次のように設定した場合の
動作である。
力機能であり、タスク命令を次のように設定した場合の
動作である。
第７図は次のようである。このタスク命令はタスク・レ
ジスタ群103のk3番のタスク命令であり出力処理に設定
されている。カウンタ／タイマはレジスタ群105のレジ
スタn3、コンペア・レジスタはレジスタ群105のレジス
タm3である。
ジスタ群103のk3番のタスク命令であり出力処理に設定
されている。カウンタ／タイマはレジスタ群105のレジ
スタn3、コンペア・レジスタはレジスタ群105のレジス
タm3である。
計数は、内部クロツク入力信号を用い、行う。比較した
結果は、カウンタ／タイマ（レジスタn3）のデータがコ
ンペア・レジスタ（レジスタm3）のデータと一致もしく
は以上になつたときに、論理“0"を出力ピンo3へ出力す
ると同時にカウンタ／タイマ（レジスタn3）のデータを
リセツトする。
結果は、カウンタ／タイマ（レジスタn3）のデータがコ
ンペア・レジスタ（レジスタm3）のデータと一致もしく
は以上になつたときに、論理“0"を出力ピンo3へ出力す
ると同時にカウンタ／タイマ（レジスタn3）のデータを
リセツトする。
第８図は、デユーテイ制御などに使用する出力機能であ
り、タスク命令を次のように設定した場合である。
り、タスク命令を次のように設定した場合である。
タスク命令はタスク・レジスタ群103のk4番目のタスク
命令であり、出力処理に設定されている。カウンタ／タ
イマはレジスタ群105のレジスタn4、コンペア・レジス
タはレジスタ群105のレジスタm4である。
命令であり、出力処理に設定されている。カウンタ／タ
イマはレジスタ群105のレジスタn4、コンペア・レジス
タはレジスタ群105のレジスタm4である。
計数は内部クロツク入力信号を用い、行う。カウンタ／
タイマ（レジスタn4）のデータは、リセツト入力信号が
入力されているピンq4によつてリセツトされる。
タイマ（レジスタn4）のデータは、リセツト入力信号が
入力されているピンq4によつてリセツトされる。
比較した結果は、カウンタ／タイマ（レジスタn4）のデ
ータがコンペア・レジスタ（レジスタm4）のデータと一
致もしくは以上になつたとき、論理“0"を出力ピンo4へ
出力する。
ータがコンペア・レジスタ（レジスタm4）のデータと一
致もしくは以上になつたとき、論理“0"を出力ピンo4へ
出力する。
タスク・レジスタ群103はレジスタでなく、RAM,EPROM,E
EPROM,ROMでもよい。
EPROM,ROMでもよい。
〔発明の結果〕 本発明によれば、入出力処理において、カウンタ／タイ
マの本数、キヤプチヤ・レジスタ及びコンペア・レジス
タの本数が固定でなく、簡単な命令で自由に設定できる
ので、各種機器の制御に応用可能な効果がある。
マの本数、キヤプチヤ・レジスタ及びコンペア・レジス
タの本数が固定でなく、簡単な命令で自由に設定できる
ので、各種機器の制御に応用可能な効果がある。
また、入出力ピンについても、自由に命令で設定できる
ため、ピンの有効活用できる効果がある。
ため、ピンの有効活用できる効果がある。
クロツク信号φ1，φ2が、CPUのメモリサイクルでな
く、マシン・サイクルを利用することによつて、より高
速化ができ、シングルチツプマイクロコンピユータとし
ての効果がある。
く、マシン・サイクルを利用することによつて、より高
速化ができ、シングルチツプマイクロコンピユータとし
ての効果がある。
簡単な、タスク命令で、入出力処理の機能の設定がで
き、システムとしての自由度を持つことができる。
き、システムとしての自由度を持つことができる。
第１図は本発明となる入出力処理部のブロツク図、第２
図は本発明となるシングルチツプマイクロコンピユータ
のブロツク図、第３図は本発明となるタスク命令のフオ
ーマツト、第４図は第１図の入出力演算部の動作タイミ
ング図、第５図は第３図のフオーマツトを使用した入力
処理例（転送後リセツト）、第６図は第３図のフオーマ
ツトを使用した入力処理例（転送後リセツトなし）、第
７図は第３図のフオーマツトを使用した出力処理例（一
致後リセツト）、第８図は第３図のフオーマツトを使用
した出力処理例（一致後リセツトなし）をそれぞれ示す
ものである。 101…入出力タスク信号発生回路、102…タスク・アドレ
ス・デコーダ、103…タスク・レジスタ群、104…入出力
演算デコーダ、105…レジスタ群、106…第１のソース・
ラツチ、107…第２のソース・ラツチ、108…AU、109…
デイステイネーシヨン・ラツチ、110…出力用ラツチ
群、111…ライト・データ・バツフア、112…リード・デ
ータ・バツフア、113…制御信号、114…入力ピン制御信
号、115…ピン番号制御回路、116…第１の入出力用リー
ド・バス、117…第２の入出力用リード・バス、118…入
出力用ライト・バス、119…入出力用インターフエイス
・バス、200…CPU、201…データ・メモリ部、202…プロ
グラム・メモリ部、203…データ・バス、204…アドレス
及びコントロール・バス、205…入出力タスク・レジス
タ部、206…タスク・デコーダ部、207…入出力演算部、
208…入力群、209…出力群。
図は本発明となるシングルチツプマイクロコンピユータ
のブロツク図、第３図は本発明となるタスク命令のフオ
ーマツト、第４図は第１図の入出力演算部の動作タイミ
ング図、第５図は第３図のフオーマツトを使用した入力
処理例（転送後リセツト）、第６図は第３図のフオーマ
ツトを使用した入力処理例（転送後リセツトなし）、第
７図は第３図のフオーマツトを使用した出力処理例（一
致後リセツト）、第８図は第３図のフオーマツトを使用
した出力処理例（一致後リセツトなし）をそれぞれ示す
ものである。 101…入出力タスク信号発生回路、102…タスク・アドレ
ス・デコーダ、103…タスク・レジスタ群、104…入出力
演算デコーダ、105…レジスタ群、106…第１のソース・
ラツチ、107…第２のソース・ラツチ、108…AU、109…
デイステイネーシヨン・ラツチ、110…出力用ラツチ
群、111…ライト・データ・バツフア、112…リード・デ
ータ・バツフア、113…制御信号、114…入力ピン制御信
号、115…ピン番号制御回路、116…第１の入出力用リー
ド・バス、117…第２の入出力用リード・バス、118…入
出力用ライト・バス、119…入出力用インターフエイス
・バス、200…CPU、201…データ・メモリ部、202…プロ
グラム・メモリ部、203…データ・バス、204…アドレス
及びコントロール・バス、205…入出力タスク・レジス
タ部、206…タスク・デコーダ部、207…入出力演算部、
208…入力群、209…出力群。
Claims (23)
- 【請求項１】外部から与えられるパルス信号を入力し、
演算処理を行い、上記演算処理に応じてパルス信号を出
力するパルス入出力プロセッサであって、 データを保持する複数のレジスタと、 上記演算処理の演算条件と上記演算処理に用いるレジス
タを設定してパルス信号の入出力処理を規定するタスク
を保持する入出力タスク保持部と、 上記入出力タスク保持部から上記タスクを受けてデコー
ドし制御信号を生成するタスクデコード部と、 上記制御信号に基づいて、上記複数のレジスタの中から
上記タスクを実行するためのレジスタを指定し、上記指
定されたレジスタを用いて演算を行うパルス入出力演算
部とを有することを特徴とするパルス入出力プロセッ
サ。 - 【請求項２】特許請求の範囲第１項において、 上記タスクには、少なくとも上記複数のレジスタの中か
ら上記タスクを実行するためのレジスタを指定するレジ
スタ指定領域を有することを特徴とするパルス入出力プ
ロセッサ。 - 【請求項３】特許請求の範囲第１項又は第２項におい
て、 上記タスクには、入力処理か出力処理かを指定する入出
力指定領域と、上記指定された入出力処理の演算条件を
指定する演算条件指定領域とを有することを特徴とする
パルス入出力プロセッサ。 - 【請求項４】特許請求の範囲第１項又は第２項におい
て、 上記指定されたレジスタは、１つのタスクに対して複数
のレジスタであることを特徴とするパルス入出力プロセ
ッサ。 - 【請求項５】特許請求の範囲第１項、第２項又は第４項
において、 上記指定されたレジスタは、１つのタスクの中で実行さ
れる機能ごとに指定されたレジスタであることを特徴と
するパルス入出力プロセッサ。 - 【請求項６】特許請求の範囲第１項、第２項、第４項又
は第５項において、 上記指定されたレジスタは、１つのタスクの中で実行さ
れるタイマレジスタ又はカウンタレジスタとして用いら
れるレジスタであることを特徴とするパルス入出力プロ
セッサ。 - 【請求項７】特許請求の範囲第１項、第２項、第４項、
第５項又は第６項において、 上記指定されたレジスタは、１つのタスクの中で実行さ
れるキャプチャレジスタ又はコンペアレジスタとして用
いられるレジスタであることを特徴とするパルス入出力
プロセッサ。 - 【請求項８】特許請求の範囲第１項から第７項のうちの
１項において、 上記タスクには、入出力処理のためのピンを指定するピ
ン番号指定領域を有することを特徴とする入出力パルス
プロセッサ。 - 【請求項９】特許請求の範囲第８項において、 上記ピン番号指定領域は、複数のピンを指定することが
できることを特徴とする入出力パルスプロセッサ。 - 【請求項１０】特許請求の範囲第８項または第９項にお
いて、 上記ピン番号指定領域は、異なる機能ごとにピンを指定
することができることを特徴とする入出力パルスプロセ
ッサ。 - 【請求項１１】特許請求の範囲第８項、第９項または第
10項において、 上記ピン番号指定領域は、クロック信号を入力するため
のクロック入力ピンの指定、入力処理の場合のキャプチ
ャ信号を入力するためのキャプチャ入力ピンの指定、出
力処理の場合のリセット信号を入力するためのリセット
入力ピンの指定、または、パルス信号を出力するための
出力ピンを指定する少なくとも１つの領域であることを
特徴とする入出力パルスプロセッサ。 - 【請求項１２】命令から成るプログラムを保持するプロ
グラムメモリ部と、データを保持するデータメモリ部
と、上記プログラムをデコードし、上記データを演算処
理する演算処理部とからなるマイクロプロセッサ部と、 上記マイクロプロセッサ部によって演算処理されて与え
られる命令データに応じて、上記演算処理の演算条件と
上記演算処理に用いるレジスタを設定してパルス信号の
入出力処理を規定するタスクを保持する入出力タスク保
持部と、上記入出力タスク保持部から上記タスクを受け
てデコードし、外部から与えられるパルス信号を入力
し、制御信号を生成するタスクデコード部と、データを
保持する複数のレジスタと、上記制御信号に基づいて、
上記複数のレジスタの中から上記タスクを実行するため
のレジスタを指定し、上記指定されたレジスタを用いて
演算処理を行い、上記演算処理に応じてパルス信号を出
力するパルス入出力演算部とからなるパルス入出力部と
を有することを特徴とするマイクロコンピュータ。 - 【請求項１３】特許請求の範囲第12項において、 上記タスクには、少なくとも上記複数のレジスタの中か
ら上記タスクを実行するためのレジスタを指定するレジ
スタ指定領域を有することを特徴とするマイクロコンピ
ュータ。 - 【請求項１４】特許請求の範囲第12項又は第13項におい
て、 上記タスクには、入力処理か出力処理かを指定する入出
力指定領域と、上記指定された入出力処理の演算条件を
指定する演算条件指定領域とを有することを特徴とする
マイクロコンピュータ。 - 【請求項１５】特許請求の範囲第12項、第13項又は第14
項において、 上記タスクにあるそれぞれの領域の内容は、上記マイク
ロコンピュータ部によって生成される上記命令データに
よって設定されることを特徴とするマイクロコンピュー
タ。 - 【請求項１６】特許請求の範囲第12項、第13項又は第15
項において、 上記指定されたレジスタは、１つのタスクに対して複数
のレジスタであることを特徴とするマイクロコンピュー
タ。 - 【請求項１７】特許請求の範囲第12項、第13項、第15項
又は第16項において、 上記指定されたレジスタは、１つのタスクの中で実行さ
れる機能ごとに指定されたレジスタであることを特徴と
するマイクロコンピュータ。 - 【請求項１８】特許請求の範囲第12項、第13項、第15
項、第16項又は第17項において、 上記指定されたレジスタは、１つのタスクの中で実行さ
れるタイマレジスタ又はカウンタレジスタとして用いら
れるレジスタであることを特徴とするマイクロコンピュ
ータ。 - 【請求項１９】特許請求の範囲第12項、第13項、第15
項、第16項、第17項又は第18項において、 上記指定されたレジスタは、１つのタスクの中で実行さ
れるキャプチャレジスタ又はコンペアレジスタとして用
いられるレジスタであることを特徴とするマイクロコン
ピュータ。 - 【請求項２０】特許請求の範囲第12項から第19項のうち
の１項において、 上記タスクには、入出力処理のためのピンを指定するピ
ン番号指定領域を有することを特徴とするマイクロコン
ピュータ。 - 【請求項２１】特許請求の範囲第20項において、 上記ピン番号指定領域は、複数のピンを指定することが
できることを特徴とするマイクロコンピュータ。 - 【請求項２２】特許請求の範囲第20項または第21項にお
いて、 上記ピン番号指定領域は、異なる機能ごとにピンを指定
することができることを特徴とするマイクロコンピュー
タ。 - 【請求項２３】特許請求の範囲第20項、第21項または第
22項において、 上記ピン番号指定領域は、クロック信号を入力するため
のクロック入力ピンの指定、入力処理の場合のキャプチ
ャ信号を入力するためのキャプチャ入力ピンの指定、出
力処理の場合のリセット信号を入力するためのリセット
入力ピンの指定、または、パルス信号を出力するための
出力ピンを指定する少なくとも１つの領域であることを
特徴とするマイクロコンピュータ。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59230202A JPH06103507B2 (ja) | 1984-11-02 | 1984-11-02 | パルス入出力プロセッサ及びそれを用いたマイクロコンピュータ |
| DE8585113745T DE3575797D1 (de) | 1984-11-02 | 1985-10-29 | Programmierbare zaehler-zeitgeberschaltung. |
| EP85113745A EP0180196B1 (en) | 1984-11-02 | 1985-10-29 | Programmable counter/timer device |
| KR1019850008026A KR920008070B1 (ko) | 1984-11-02 | 1985-10-30 | 마이크로콤퓨터 |
| US07/284,388 US4930100A (en) | 1984-11-02 | 1988-12-14 | Programmable pulse input/output processing unit having register types specified by instructions |
| US07/484,909 US5089955A (en) | 1984-11-02 | 1990-02-26 | Programmable counter/timer device with programmable registers having programmable functions |
| KR1019910003060A KR920001615B1 (ko) | 1984-11-02 | 1991-02-26 | 마이크로콤퓨터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59230202A JPH06103507B2 (ja) | 1984-11-02 | 1984-11-02 | パルス入出力プロセッサ及びそれを用いたマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61110254A JPS61110254A (ja) | 1986-05-28 |
| JPH06103507B2 true JPH06103507B2 (ja) | 1994-12-14 |
Family
ID=16904176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59230202A Expired - Lifetime JPH06103507B2 (ja) | 1984-11-02 | 1984-11-02 | パルス入出力プロセッサ及びそれを用いたマイクロコンピュータ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4930100A (ja) |
| EP (1) | EP0180196B1 (ja) |
| JP (1) | JPH06103507B2 (ja) |
| KR (1) | KR920008070B1 (ja) |
| DE (1) | DE3575797D1 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5081297A (en) * | 1986-05-06 | 1992-01-14 | Grumman Aerospace Corporation | Software reconfigurable instrument with programmable counter modules reconfigurable as a counter/timer, function generator and digitizer |
| JPS63118948A (ja) * | 1986-11-07 | 1988-05-23 | Nec Corp | シングルチツプマイクロコンピユ−タ |
| JPH0210417A (ja) * | 1988-06-28 | 1990-01-16 | Fujitsu Ltd | カウンタ回路 |
| JP2725205B2 (ja) * | 1988-07-08 | 1998-03-11 | シーメンス、アクチエンゲゼルシヤフト | マイクロコントローラのカウンタ・タイマー回路 |
| US4942522A (en) * | 1988-08-19 | 1990-07-17 | Motorola, Inc. | Timer channel with multiple timer reference features |
| US4952367A (en) * | 1988-08-19 | 1990-08-28 | Motorola, Inc. | Timer channel for use in a multiple channel timer system |
| US4926319A (en) * | 1988-08-19 | 1990-05-15 | Motorola Inc. | Integrated circuit timer with multiple channels and dedicated service processor |
| US5042005A (en) * | 1988-08-19 | 1991-08-20 | Motorola, Inc. | Timer channel with match recognition features |
| US5175699A (en) * | 1988-10-28 | 1992-12-29 | Dallas Semiconductor Corp. | Low-power clock/calendar architecture |
| US5418932A (en) * | 1990-02-01 | 1995-05-23 | Hitachi, Ltd. | Generation of width modulated pulses by relatively adjusting rising and falling edges upon comparison of counter with programmably stored values |
| JP2669158B2 (ja) * | 1991-01-22 | 1997-10-27 | 三菱電機株式会社 | データ処理装置 |
| US5333295A (en) * | 1991-04-11 | 1994-07-26 | Dallas Semiconductor Corp. | Memory control system |
| US5678019A (en) * | 1993-02-05 | 1997-10-14 | Dallas Semiconductor Corporation | Real-time clock with extendable memory |
| US5475621A (en) * | 1993-12-09 | 1995-12-12 | Pitney Bowes Inc. | Dual mode timer-counter |
| US5471608A (en) * | 1993-12-09 | 1995-11-28 | Pitney Bowes Inc. | Dynamically programmable timer-counter having enable mode for timer data load and monitoring circuit to allow enable mode only upon time-out |
| US5634045A (en) * | 1995-11-13 | 1997-05-27 | Motorola, Inc. | Integrated circuit input/output processor having improved timer capability |
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