JPH071498B2 - パルス入出力プロセッサ及びそれを用いたマイクロコンピュータ - Google Patents
パルス入出力プロセッサ及びそれを用いたマイクロコンピュータInfo
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- JPH071498B2 JPH071498B2 JP60267665A JP26766585A JPH071498B2 JP H071498 B2 JPH071498 B2 JP H071498B2 JP 60267665 A JP60267665 A JP 60267665A JP 26766585 A JP26766585 A JP 26766585A JP H071498 B2 JPH071498 B2 JP H071498B2
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- G06F9/00—Arrangements for program control, e.g. control units
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- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はパルス入出力処理装置に係り、特にカウンタ／
タイマによるパルス入力処理およびパルス出力処理を行
うのに好適なパルス入出力処理装置に関するものであ
る。
タイマによるパルス入力処理およびパルス出力処理を行
うのに好適なパルス入出力処理装置に関するものであ
る。
従来の入出力処理用演算装置、特にカウンタ／タイマつ
いては、IEEE MICRO（1984年２月）におけるジエ．エ
ム．シビトロス（J.M.Sibigtroth）による「モトロール
のMC68HC11;VLSIマイクロプロセッサの定義と設計」（M
otorola′s MC68HC11;Definition and Design of a WLS
I Microprocessor）と題する文献において論じられてい
る。この文献で述べられているカウンタ／タイマ機能
は、カウンタ／タイマの本数やパルス入力を計数したデ
ータを保持するキヤプチヤ・レジスタの本数、パルス出
力発生の時間幅を決定するデータを保持するコンペア・
レジスタの本数は固定であり、各種機器の制御に応用し
た場合の自由度という点については配慮されていない。
いては、IEEE MICRO（1984年２月）におけるジエ．エ
ム．シビトロス（J.M.Sibigtroth）による「モトロール
のMC68HC11;VLSIマイクロプロセッサの定義と設計」（M
otorola′s MC68HC11;Definition and Design of a WLS
I Microprocessor）と題する文献において論じられてい
る。この文献で述べられているカウンタ／タイマ機能
は、カウンタ／タイマの本数やパルス入力を計数したデ
ータを保持するキヤプチヤ・レジスタの本数、パルス出
力発生の時間幅を決定するデータを保持するコンペア・
レジスタの本数は固定であり、各種機器の制御に応用し
た場合の自由度という点については配慮されていない。
本発明の目的は、従来配慮されていなかったカウンタ／
タイマの本数、キヤプチヤ・レジスタの本数、コンペア
・レジスタの本数およびパルス入出力機能に自由度を持
たせることができ、各種機器の制御に応用可能なパルス
入出力処理装置を提供することにある。
タイマの本数、キヤプチヤ・レジスタの本数、コンペア
・レジスタの本数およびパルス入出力機能に自由度を持
たせることができ、各種機器の制御に応用可能なパルス
入出力処理装置を提供することにある。
本発明のパルス入出力プロセッサは、 外部から与えられるパルス信号を入力し、演算処理を行
い、上記演算処理結果に応じてパルス信号を出力するパ
ルス入出力プロセッサであって、 予め定められたパルスの入力処理か出力処理かに応じた
演算処理の内容と演算条件とを規定する命令コードと、
上記命令コードの実行に必要なレジスタとの設定によっ
てなるタスクを有する入出力タスク保持部と、 上記入出力タスク保持部から上記タスクを受けてデコー
ドし制御信号を生成するタスクデコード部と、 データを保持する複数のレジスタと、 上記制御信号に基づいて、上記複数のレジスタの中から
上記命令コードの実行に必要なレジスタを用いて上記命
令コードで示された演算を行うパルス入出力演算部とを
有することを特徴とするものであり、 本発明のマイクロコンピュータは、 命令から成るプログラムを保持するプログラムメモリ部
と、データを保持するデータメモリ部と、上記プログラ
ムをデコードし、上記データを演算処理する演算処理部
とからなるマイクロプロセッサ部と、 上記マイクロプロセッサ部によって演算処理されて与え
られる命令データに応じて、予め定められたパルスの入
力処理か出力処理かに応じた演算処理の内容と演算条件
とを規定する命令コードと、上記命令コードの処理に必
要なレジスタからなるタスクを有する入出力タスク保持
部と、上記入出力タスク保持部から上記タスクを受けて
デコードし、外部から与えられるパルス信号を入力し、
制御信号を生成するタスクデコード部と、データを保持
する複数のレジスタと、上記制御信号に基づいて、上記
複数のレジスタの中から上記命令コードの実行に必要な
レジスタを用いて上記命令コードで示された演算処理を
行い、上記演算処理に応じてパルス信号を出力するパル
ス入出力演算部とからなるパルス入出力部とを有するこ
とを特徴とするものである。
い、上記演算処理結果に応じてパルス信号を出力するパ
ルス入出力プロセッサであって、 予め定められたパルスの入力処理か出力処理かに応じた
演算処理の内容と演算条件とを規定する命令コードと、
上記命令コードの実行に必要なレジスタとの設定によっ
てなるタスクを有する入出力タスク保持部と、 上記入出力タスク保持部から上記タスクを受けてデコー
ドし制御信号を生成するタスクデコード部と、 データを保持する複数のレジスタと、 上記制御信号に基づいて、上記複数のレジスタの中から
上記命令コードの実行に必要なレジスタを用いて上記命
令コードで示された演算を行うパルス入出力演算部とを
有することを特徴とするものであり、 本発明のマイクロコンピュータは、 命令から成るプログラムを保持するプログラムメモリ部
と、データを保持するデータメモリ部と、上記プログラ
ムをデコードし、上記データを演算処理する演算処理部
とからなるマイクロプロセッサ部と、 上記マイクロプロセッサ部によって演算処理されて与え
られる命令データに応じて、予め定められたパルスの入
力処理か出力処理かに応じた演算処理の内容と演算条件
とを規定する命令コードと、上記命令コードの処理に必
要なレジスタからなるタスクを有する入出力タスク保持
部と、上記入出力タスク保持部から上記タスクを受けて
デコードし、外部から与えられるパルス信号を入力し、
制御信号を生成するタスクデコード部と、データを保持
する複数のレジスタと、上記制御信号に基づいて、上記
複数のレジスタの中から上記命令コードの実行に必要な
レジスタを用いて上記命令コードで示された演算処理を
行い、上記演算処理に応じてパルス信号を出力するパル
ス入出力演算部とからなるパルス入出力部とを有するこ
とを特徴とするものである。
すなわち、本発明におけるパルス入出力処理は、単にレ
ジスタ群の定められたレジスタにカウンタ／タイマのデ
ータを転送することにより行うキヤプチヤ・レジスタの
動作やレジスタ群の定められたレジスタとカウンタ／タ
イマのデータを演算部によつて比較するコンペア・レジ
スタの動作のみの機能では、CPUの介在が多くなり負担
が大きくなるので、複雑なパルス入出力処理を行うとき
は、基本処理機能を組合せることによつて行うため、パ
ルス入出力を処理する演算部と、この演算部を制御する
制御記憶部とからなり、上記演算部は、演算装置、レジ
スタ群および入出力群から構成し、上記制御記憶部は、
基本命令コード、上記レジスタ群のレジスタ番号および
上記入出力群のピン番号を指定できるタスクを設定して
あり、このタスクの組合せをプログラム可能な構成とし
たものである。
ジスタ群の定められたレジスタにカウンタ／タイマのデ
ータを転送することにより行うキヤプチヤ・レジスタの
動作やレジスタ群の定められたレジスタとカウンタ／タ
イマのデータを演算部によつて比較するコンペア・レジ
スタの動作のみの機能では、CPUの介在が多くなり負担
が大きくなるので、複雑なパルス入出力処理を行うとき
は、基本処理機能を組合せることによつて行うため、パ
ルス入出力を処理する演算部と、この演算部を制御する
制御記憶部とからなり、上記演算部は、演算装置、レジ
スタ群および入出力群から構成し、上記制御記憶部は、
基本命令コード、上記レジスタ群のレジスタ番号および
上記入出力群のピン番号を指定できるタスクを設定して
あり、このタスクの組合せをプログラム可能な構成とし
たものである。
以下本発明を第１図〜第４図に示した実施例および第５
図〜第16図を用いて詳細に説明する。
図〜第16図を用いて詳細に説明する。
第１図は本発明のパルス入出力処理装置の一実施例を示
す概略ブロツク図で、パルス入出力処理装置は、入出力
タスクレジスタ部100、タスクデコーダ部101および入出
力演算部102とから構成してある。外部回路とのデータ
の受け渡しは、データ・バス103とアドレスおよびコン
トロール・バス104によつて行われる。また、このパル
ス入出力処理装置は、マイクロコンピュータの周辺装置
として位置付けするようにしてある。
す概略ブロツク図で、パルス入出力処理装置は、入出力
タスクレジスタ部100、タスクデコーダ部101および入出
力演算部102とから構成してある。外部回路とのデータ
の受け渡しは、データ・バス103とアドレスおよびコン
トロール・バス104によつて行われる。また、このパル
ス入出力処理装置は、マイクロコンピュータの周辺装置
として位置付けするようにしてある。
第２図はその場合の構成を示す図で、マイクロコンピュ
ータは、中央演算処理部（CPU）200、データ・メモリ部
（RAM）201およびプログラム・メモリ部（ROM）202から
構成される。マイクロコンピュータとパルス入出力処理
装置のインターフエースは、データ・バス103、アドレ
スおよびコントロール・バス104によつて行う。
ータは、中央演算処理部（CPU）200、データ・メモリ部
（RAM）201およびプログラム・メモリ部（ROM）202から
構成される。マイクロコンピュータとパルス入出力処理
装置のインターフエースは、データ・バス103、アドレ
スおよびコントロール・バス104によつて行う。
入出力タスクレジスタ部100は、入出力機能を規定する
命令を保持しているレジスタ群であり、マイクロコンピ
ュータよりデータ・バス103を介して入出力タスクレジ
スタ部100に機能を規定する命令を書き込むものであ
る。入出力タスクレジスタ部100に書き込まれた機能を
規定する命令は、逐次読み出され、その機能を規定する
命令に応じて、タスクデコーダ部101を介して入出力演
算部102を制御する。
命令を保持しているレジスタ群であり、マイクロコンピ
ュータよりデータ・バス103を介して入出力タスクレジ
スタ部100に機能を規定する命令を書き込むものであ
る。入出力タスクレジスタ部100に書き込まれた機能を
規定する命令は、逐次読み出され、その機能を規定する
命令に応じて、タスクデコーダ部101を介して入出力演
算部102を制御する。
タスクデコード部101は、機能を規定する命令と入力群1
05の信号状態により、入出力演算部102を制御するため
の信号を発生する機能を有する。
05の信号状態により、入出力演算部102を制御するため
の信号を発生する機能を有する。
入出力演算部102は、カウンタ／タイマのインクリメン
ト、デイクリメントやカウンタ／タイマのデータをキヤ
プチヤ・レジスタへ転送することやカウンタ／タイマの
データとコンペア・レジスタのデータとの比較を行うの
であり、その出力結果を出力群106に出力する。
ト、デイクリメントやカウンタ／タイマのデータをキヤ
プチヤ・レジスタへ転送することやカウンタ／タイマの
データとコンペア・レジスタのデータとの比較を行うの
であり、その出力結果を出力群106に出力する。
第３図は本発明のパルス入出力処理装置の一実施例を示
す詳細ブロツク構成を示す図である。入出力タスクレジ
スタ部100は、入出力タスク信号発生回路301、タスク・
アドレス・デコーダ302およびタスク・レジスタ群303よ
り構成してある。このタスク・レジスタ群303には多く
の入出力処理タスクの命令が記憶されている。そのた
め、入出力タスク信号発生回路301よりタスク番号を発
生し、タスク・アドレス・デコーダ302を介してタスク
・レジスタ群303よりタスク番号に対応した入出力タス
クの命令を読み出し、実行する。各タスクの命令は、第
４図に示すように、命令コード、カウンタ／タイマのレ
ジスタ番号、キヤプチヤ／コンペアレジスタのレジスタ
番号、第１の入出力のピン番号および第２の入出力のピ
ン番号であり、入出力演算デコーダ304を介して入出力
演算部102の制御信号313および入力ピン制御信号314を
生成する。315は、入力群105を入力するためのピン番号
制御回路である。
す詳細ブロツク構成を示す図である。入出力タスクレジ
スタ部100は、入出力タスク信号発生回路301、タスク・
アドレス・デコーダ302およびタスク・レジスタ群303よ
り構成してある。このタスク・レジスタ群303には多く
の入出力処理タスクの命令が記憶されている。そのた
め、入出力タスク信号発生回路301よりタスク番号を発
生し、タスク・アドレス・デコーダ302を介してタスク
・レジスタ群303よりタスク番号に対応した入出力タス
クの命令を読み出し、実行する。各タスクの命令は、第
４図に示すように、命令コード、カウンタ／タイマのレ
ジスタ番号、キヤプチヤ／コンペアレジスタのレジスタ
番号、第１の入出力のピン番号および第２の入出力のピ
ン番号であり、入出力演算デコーダ304を介して入出力
演算部102の制御信号313および入力ピン制御信号314を
生成する。315は、入力群105を入力するためのピン番号
制御回路である。
入出力演算部102は、カウンタ／タイマ、キヤプチヤ・
レジスタおよびコンペア・レジスタからなるレジスタ群
305、第１のソース・ラツチ306、第２のソース・ラツチ
307、入出力演算を行うAU（Arithematic Unit）308、デ
イステイネーシヨン・ラツチ309、出力用ラツチ群310、
ライト・データ・バツフア311およびリード・データ・
バツフア312から構成してある。
レジスタおよびコンペア・レジスタからなるレジスタ群
305、第１のソース・ラツチ306、第２のソース・ラツチ
307、入出力演算を行うAU（Arithematic Unit）308、デ
イステイネーシヨン・ラツチ309、出力用ラツチ群310、
ライト・データ・バツフア311およびリード・データ・
バツフア312から構成してある。
レジスタ群305の各タスクの命令によつて指定されたレ
ジスタがアクセスされ、入出力処理を行う。AU308はイ
ンクリメント、デイクリメントおよび比較などの演算を
行う。
ジスタがアクセスされ、入出力処理を行う。AU308はイ
ンクリメント、デイクリメントおよび比較などの演算を
行う。
また、レジスタ群305、第１のソース・ラツチ306、第２
のソース・ラツチ307およびデイステイネーシヨン・ラ
ツチ309は、それぞれ第１の入出力用リード・バス316、
第２の入出力用リード・バス317、入出力用ライト・バ
ス318および入出力用インターフエース・バス319に接続
されている。また、ライト・データ・バツフア311とリ
ード・データ・バツフア312は、マイクロコンピュータ
からのライト・データおよびリード・データをレジスタ
群305のレジスタへ書き込み、読み出しを行うためのバ
ツフアである。そのため、ライト・データ・バツフア31
1とリード・データ・バツフア312はマイクロコンピュー
タのデータ・バス103および入出力用インターフエース
・バス319に接続されている。
のソース・ラツチ307およびデイステイネーシヨン・ラ
ツチ309は、それぞれ第１の入出力用リード・バス316、
第２の入出力用リード・バス317、入出力用ライト・バ
ス318および入出力用インターフエース・バス319に接続
されている。また、ライト・データ・バツフア311とリ
ード・データ・バツフア312は、マイクロコンピュータ
からのライト・データおよびリード・データをレジスタ
群305のレジスタへ書き込み、読み出しを行うためのバ
ツフアである。そのため、ライト・データ・バツフア31
1とリード・データ・バツフア312はマイクロコンピュー
タのデータ・バス103および入出力用インターフエース
・バス319に接続されている。
AU308の入力A,Bは、それぞれ第１のソース・ラツチ30
6、第２のソース・ラツチ307の出力と接続され、AU308
の出力はデイステイネーシヨン・ラツチ309に入力され
る。
6、第２のソース・ラツチ307の出力と接続され、AU308
の出力はデイステイネーシヨン・ラツチ309に入力され
る。
出力ラツチ群310は、比較を行つたときの比較結果を保
持するラツチで、このラツチの出力が出力ピンに接続さ
れ、出力群106に信号を出力する。
持するラツチで、このラツチの出力が出力ピンに接続さ
れ、出力群106に信号を出力する。
このように構成された入出力演算部102は、重りのない
第１および第２のシステムクロツク、各種機器の制御を
行う場合、多くのパルス入出力処理が必要になる。ま
た、パルス入出力処理には多くの種類があり、この場
合、第４図の命令を限られたパルス入出力処理のみにす
ると、ユーザの自由度がなくなる。
第１および第２のシステムクロツク、各種機器の制御を
行う場合、多くのパルス入出力処理が必要になる。ま
た、パルス入出力処理には多くの種類があり、この場
合、第４図の命令を限られたパルス入出力処理のみにす
ると、ユーザの自由度がなくなる。
そのため、パルス入出力処理の機能を単純な機能に分解
する。それら単純な機能を第５図〜第10図に示す。第５
図〜第10図の単純な機能を組合せることにより複雑なパ
ルス入出力処理を可能にすることができる。
する。それら単純な機能を第５図〜第10図に示す。第５
図〜第10図の単純な機能を組合せることにより複雑なパ
ルス入出力処理を可能にすることができる。
まず、第５図にはフリーランニング・カウンタ／タイマ
の処理（FRC）を示したものである。その動作は、クロ
ツク信号が入力される毎にインクリメントされる。その
タイミングを第11図の（Ｉ）に示す。第１のクロツク信
号φ１〔第11図（ａ）〕が“1"の期間、第１の入出力用
リード・バス316の内容PBUS1〔第11図（ｃ）〕はプリチ
ヤージの状態となる。次の第２のクロツク信号φ２〔第
11図（ｂ）〕が“1"の期間、カウンタとなるレジスタの
データCNT〔第11図（ｈ）〕によつてデイスチヤージさ
れ、第１の入出力用リード・バス316のデータRBUS1はデ
ータCNTが確立される。第１の入出力用リード・バス316
のデータRBUS1は第２のクロツク信号φ２が“1"の期
間、第１のソース・ラツチ306へ取り込まれ、そのデー
タSLX〔第11図（ｄ）〕は、第２のクロツク信号φ２の
立ち下りで確立される。AU308は第２のクロツク信号φ
２が“1"の期間、プリチヤージの状態にあり、第１のソ
ース・ラツチ306のデータSLXを外部のクロツク信号を同
期化した同期化カウント信号CONT〔第11図（ｉ）〕が
“1"の場合、インクリメントするものである。そのデー
タを示したものがAUS〔第11図（ｅ）〕である。AU308の
演算結果は、デイステイネーシヨン・ラツチ309へ第１
のクロツク信号φ１が“1"の期間に保持され、データDL
〔第11図（ｆ）〕となる。第１のクロツク信号φ１が
“1"の期間でプリチヤージされる入出用ライト・バス31
8に、第２のクロツク信号φ２が“1"の期間でデータDL
にしたがつてデイスチヤージされ、入出力用ライトバス
318にデータが確立され、データWBUS〔第11図（ｇ）〕
となる。入出力用ライト・バス318のデータWBUSは、第
２のクロツク信号φ２が“1"の期間にカウンタとなる読
み出されたレジスタへ書き込まれ、カウンタのデータCN
Tはインクレメントされる。このように、AU308を制御す
ることにより、レジスタ群305のレジスタは、アツプカ
ウンタやダウンカウンタとすることができる。
の処理（FRC）を示したものである。その動作は、クロ
ツク信号が入力される毎にインクリメントされる。その
タイミングを第11図の（Ｉ）に示す。第１のクロツク信
号φ１〔第11図（ａ）〕が“1"の期間、第１の入出力用
リード・バス316の内容PBUS1〔第11図（ｃ）〕はプリチ
ヤージの状態となる。次の第２のクロツク信号φ２〔第
11図（ｂ）〕が“1"の期間、カウンタとなるレジスタの
データCNT〔第11図（ｈ）〕によつてデイスチヤージさ
れ、第１の入出力用リード・バス316のデータRBUS1はデ
ータCNTが確立される。第１の入出力用リード・バス316
のデータRBUS1は第２のクロツク信号φ２が“1"の期
間、第１のソース・ラツチ306へ取り込まれ、そのデー
タSLX〔第11図（ｄ）〕は、第２のクロツク信号φ２の
立ち下りで確立される。AU308は第２のクロツク信号φ
２が“1"の期間、プリチヤージの状態にあり、第１のソ
ース・ラツチ306のデータSLXを外部のクロツク信号を同
期化した同期化カウント信号CONT〔第11図（ｉ）〕が
“1"の場合、インクリメントするものである。そのデー
タを示したものがAUS〔第11図（ｅ）〕である。AU308の
演算結果は、デイステイネーシヨン・ラツチ309へ第１
のクロツク信号φ１が“1"の期間に保持され、データDL
〔第11図（ｆ）〕となる。第１のクロツク信号φ１が
“1"の期間でプリチヤージされる入出用ライト・バス31
8に、第２のクロツク信号φ２が“1"の期間でデータDL
にしたがつてデイスチヤージされ、入出力用ライトバス
318にデータが確立され、データWBUS〔第11図（ｇ）〕
となる。入出力用ライト・バス318のデータWBUSは、第
２のクロツク信号φ２が“1"の期間にカウンタとなる読
み出されたレジスタへ書き込まれ、カウンタのデータCN
Tはインクレメントされる。このように、AU308を制御す
ることにより、レジスタ群305のレジスタは、アツプカ
ウンタやダウンカウンタとすることができる。
第６図はゲート・コントロール信号付カウンタ／タイマ
の処理（GCC）を示したものである。この処理は、外部
クロツク信号とゲート・コントロール信号の論理積をと
つて同期化カウント信号を生成し、ゲート・コントロー
ル信号が“1"のときのみ計数するものであり、第５図の
フリーランニング・カウンタ／タイマの処理を変形した
ものである。
の処理（GCC）を示したものである。この処理は、外部
クロツク信号とゲート・コントロール信号の論理積をと
つて同期化カウント信号を生成し、ゲート・コントロー
ル信号が“1"のときのみ計数するものであり、第５図の
フリーランニング・カウンタ／タイマの処理を変形した
ものである。
第７図は外部からのアツプ・ダウン・コントロール信号
によつてカウント・アツプもしくはカウント・ダウンを
制御するアツブ・ダウン・カウンタ／タイマの処理（UD
C）を示したものである。それを第11図の（II）に示
す。動作タイミングは第11図の（Ｉ）の場合とほとんど
同じであるが、AU308の制御信号であるカウント信号CON
Tのみでなく、インクリメントもしくはデイクリメント
を制御する同期化アツプ・ダウン・コントロール信号UD
S〔第11図（ｊ）〕が付加されていることである。この
同期化アツプ・ダウン・コントロール信号UDSは、外部
アツプ・ダウン・コントロール信号を内部クロツク信号
に同期させたものである。
によつてカウント・アツプもしくはカウント・ダウンを
制御するアツブ・ダウン・カウンタ／タイマの処理（UD
C）を示したものである。それを第11図の（II）に示
す。動作タイミングは第11図の（Ｉ）の場合とほとんど
同じであるが、AU308の制御信号であるカウント信号CON
Tのみでなく、インクリメントもしくはデイクリメント
を制御する同期化アツプ・ダウン・コントロール信号UD
S〔第11図（ｊ）〕が付加されていることである。この
同期化アツプ・ダウン・コントロール信号UDSは、外部
アツプ・ダウン・コントロール信号を内部クロツク信号
に同期させたものである。
第８図は外部リセツト信号によつてカウンタ／タイマを
リセツトする処理（RES）を示したものである。そのタ
イミングを第12図に示す。まず、外部リセツト信号がな
い（論理的に“1"）場合についての動作タイミングにつ
いて説明する。第１のクロツク信号φ１〔第12図
（ａ）〕が“1"の期間、第１の入出力用リード・バス31
6の内容RBUS1〔第12図（ｃ）〕はプリチヤージの状態と
なる。次の第２のクロツク信号φ２〔第12図（ｂ）〕が
“1"の期間、カウンタとなるレジスタのデータCNT〔第1
2図（ｈ）〕によつて第１の入出力用リード・バス316は
デイスチヤージされ、第１の入出力用リード・バス316
のデータRBUS1にはデータCNTが確立される。第１の入出
力用リード・バス316のデータRBUS1は、第２のクロツク
信号φ２が“1"期間、第１のソース・ラツチ306へ取り
込まれ、そのデータSLX〔第12図（ｄ）〕は、第２のク
ロツク信号φ２の立ち下りで確立される。AU308は、第
２のクロツク信号φ２が“1"の期間、プリチヤージの状
態にあり、第１のソース・ラツチ306のデータSLXは、外
部クロツク信号が存在しないため、AU308をスルーする
ものである。そのデータを示したのがAUS〔第12図
（ｅ）〕である。AU308をスルーしたデータは、デイス
テイネーシヨン・ラツチ309へ、第１のクロツク信号φ
１が“1"の期間に保持され、データDL〔第12図（ｆ）〕
となる。さらに、第１のクロツク信号φ１が“1"の期間
でプリチヤージされる入出力用ライト・バス318に、第
２のクロツク信号φ２が“1"の期間でデータDLにしたが
つてデイスチヤージされ、入出力用ライト・バス318に
データが確立し、データWBUS〔第12図（ｇ）〕となる。
入出力用ライト・バス318のデータWBUSは、第２のクロ
ツク信号φ２が“1"の期間にカウンタとなる読み出され
たレジスタへ書き込まれ、カウンタのデータCNT〔第12
図（ｈ）〕は、前のデータと同じデータとなる。
リセツトする処理（RES）を示したものである。そのタ
イミングを第12図に示す。まず、外部リセツト信号がな
い（論理的に“1"）場合についての動作タイミングにつ
いて説明する。第１のクロツク信号φ１〔第12図
（ａ）〕が“1"の期間、第１の入出力用リード・バス31
6の内容RBUS1〔第12図（ｃ）〕はプリチヤージの状態と
なる。次の第２のクロツク信号φ２〔第12図（ｂ）〕が
“1"の期間、カウンタとなるレジスタのデータCNT〔第1
2図（ｈ）〕によつて第１の入出力用リード・バス316は
デイスチヤージされ、第１の入出力用リード・バス316
のデータRBUS1にはデータCNTが確立される。第１の入出
力用リード・バス316のデータRBUS1は、第２のクロツク
信号φ２が“1"期間、第１のソース・ラツチ306へ取り
込まれ、そのデータSLX〔第12図（ｄ）〕は、第２のク
ロツク信号φ２の立ち下りで確立される。AU308は、第
２のクロツク信号φ２が“1"の期間、プリチヤージの状
態にあり、第１のソース・ラツチ306のデータSLXは、外
部クロツク信号が存在しないため、AU308をスルーする
ものである。そのデータを示したのがAUS〔第12図
（ｅ）〕である。AU308をスルーしたデータは、デイス
テイネーシヨン・ラツチ309へ、第１のクロツク信号φ
１が“1"の期間に保持され、データDL〔第12図（ｆ）〕
となる。さらに、第１のクロツク信号φ１が“1"の期間
でプリチヤージされる入出力用ライト・バス318に、第
２のクロツク信号φ２が“1"の期間でデータDLにしたが
つてデイスチヤージされ、入出力用ライト・バス318に
データが確立し、データWBUS〔第12図（ｇ）〕となる。
入出力用ライト・バス318のデータWBUSは、第２のクロ
ツク信号φ２が“1"の期間にカウンタとなる読み出され
たレジスタへ書き込まれ、カウンタのデータCNT〔第12
図（ｈ）〕は、前のデータと同じデータとなる。
次に、外部リセツト信号が存在した（論理的には“0"）
場合、外部リセツト信号がない場合の動作タイミングと
デイステイネーシヨン・ラツチ309のデータDLまでは同
じタイミングである。しかし、外部リセツト信号を同期
化した同期化リセツト信号RST〔第12図（ｉ）〕が“0"
となると、第１のクロツク信号φ１が“1"の期間にプリ
チヤージされる入出力用ライト・バス318に第２のクロ
ツク信号φ２が“1"の期間で、データDLにしたがつてデ
イスチヤージを行わず、プリチヤージされたデータ（こ
の場合、リセツト・データとする）をカウンタとなる読
み出されたレジスタへ書き込み、カウンタのデータCNT
はリセット・データとなる。
場合、外部リセツト信号がない場合の動作タイミングと
デイステイネーシヨン・ラツチ309のデータDLまでは同
じタイミングである。しかし、外部リセツト信号を同期
化した同期化リセツト信号RST〔第12図（ｉ）〕が“0"
となると、第１のクロツク信号φ１が“1"の期間にプリ
チヤージされる入出力用ライト・バス318に第２のクロ
ツク信号φ２が“1"の期間で、データDLにしたがつてデ
イスチヤージを行わず、プリチヤージされたデータ（こ
の場合、リセツト・データとする）をカウンタとなる読
み出されたレジスタへ書き込み、カウンタのデータCNT
はリセット・データとなる。
第９図はカウンタ／タイマのデータをサンプリング信号
によつてキヤプチヤ・レジスタに保持する処理を示した
ものである。そのタイミングを第13図（Ｉ）に示す。こ
のカウンタのデータCNT〔第13図（ｊ）〕を第１のソー
ス・ラツチ306に転送するタイミングは、第11図および
第12図と同じである。第１のソース・ラツチ306のデー
タはSLX〔第13図（ｄ）〕となる。第１のソース・ラツ
チ306のデータSLXは、カウンタのデータCNTをキヤプチ
ヤ・レジスタに保持するだけであるため、AU308をデー
タはスルーする。そのデータを示したものがAUS〔第13
図（ｆ）〕である。スルーしたデータは、デイステイネ
ーシヨン・ラツチ309に保持され、そのデータDL〔第13
図（ｇ）〕にしたがつてプリチヤージされている入出力
用ライト・バス309はデイスチヤージされ、そのデータ
はWBUS〔第13図（ｈ）〕となる。次に、確立されたWBUS
をキヤプチヤ信号に同期した同期キヤプチヤ信号CPS
〔第13図（ｎ）〕が“0"の場合にキヤプチヤ・レジスタ
へ第２のクロツク信号φ２〔第13図（ｂ）〕が“1"の期
間に書き込む動作を行い、データの転送を終了する。
によつてキヤプチヤ・レジスタに保持する処理を示した
ものである。そのタイミングを第13図（Ｉ）に示す。こ
のカウンタのデータCNT〔第13図（ｊ）〕を第１のソー
ス・ラツチ306に転送するタイミングは、第11図および
第12図と同じである。第１のソース・ラツチ306のデー
タはSLX〔第13図（ｄ）〕となる。第１のソース・ラツ
チ306のデータSLXは、カウンタのデータCNTをキヤプチ
ヤ・レジスタに保持するだけであるため、AU308をデー
タはスルーする。そのデータを示したものがAUS〔第13
図（ｆ）〕である。スルーしたデータは、デイステイネ
ーシヨン・ラツチ309に保持され、そのデータDL〔第13
図（ｇ）〕にしたがつてプリチヤージされている入出力
用ライト・バス309はデイスチヤージされ、そのデータ
はWBUS〔第13図（ｈ）〕となる。次に、確立されたWBUS
をキヤプチヤ信号に同期した同期キヤプチヤ信号CPS
〔第13図（ｎ）〕が“0"の場合にキヤプチヤ・レジスタ
へ第２のクロツク信号φ２〔第13図（ｂ）〕が“1"の期
間に書き込む動作を行い、データの転送を終了する。
第10図はカウンタ／タイマのデータとコンペア・レジス
タのデータを比較し、その比較結果にもとづいて出力信
号の制御を行う処理（CMP）を示したものである。その
タイミングを第13図の（II）に示す。第１のクロツク信
号φ１〔第13図（ａ）〕が“1"の期間、第１および第２
の入出力用リード・バス316,317の内容RBUS1〔第13図
（ｃ）〕、RBUS2〔第13図（ｉ）〕はプリチヤージの状
態となる。次の第２のクロツク信号φ２〔第13図
（ｂ）〕が“1"の期間、カウンタとなるレジスタのデー
タCNTによつて第１の入出力用リード・バス316はデイス
チヤージされ、第１の入出力用リード・バス316のデー
タRBUS1にはデータCNTが確立される。また、第１の入出
力用リード・バス316と同様に、第２のクロツク信号φ
２が“1"の期間、比較のデータとなるコンベア・レジス
タのデータCOMP〔第13図（ｅ）〕によつて、第２の入出
力用リード・バス317はデイスチヤージされ、第２の入
出力用リード・バス317のデータRBUS2にはデータCOMPが
確立される。
タのデータを比較し、その比較結果にもとづいて出力信
号の制御を行う処理（CMP）を示したものである。その
タイミングを第13図の（II）に示す。第１のクロツク信
号φ１〔第13図（ａ）〕が“1"の期間、第１および第２
の入出力用リード・バス316,317の内容RBUS1〔第13図
（ｃ）〕、RBUS2〔第13図（ｉ）〕はプリチヤージの状
態となる。次の第２のクロツク信号φ２〔第13図
（ｂ）〕が“1"の期間、カウンタとなるレジスタのデー
タCNTによつて第１の入出力用リード・バス316はデイス
チヤージされ、第１の入出力用リード・バス316のデー
タRBUS1にはデータCNTが確立される。また、第１の入出
力用リード・バス316と同様に、第２のクロツク信号φ
２が“1"の期間、比較のデータとなるコンベア・レジス
タのデータCOMP〔第13図（ｅ）〕によつて、第２の入出
力用リード・バス317はデイスチヤージされ、第２の入
出力用リード・バス317のデータRBUS2にはデータCOMPが
確立される。
第１の入出力用リード・バス316のデータRBUS1は、第１
のソース・ラツチ306へ取り込まれ、そのデータSLX〔第
13図（ｄ）〕は、第２のクロツク信号φ２の立ち下りで
確立されると同時に、第２の入出力用リード・バス317
のデータRBUS2は、第２のソース・ラツチ307へ取り込ま
れ、そのデータSLY〔第13図（ｅ）〕は、第２のクロツ
ク信号φ２の立ち下りで確立される。
のソース・ラツチ306へ取り込まれ、そのデータSLX〔第
13図（ｄ）〕は、第２のクロツク信号φ２の立ち下りで
確立されると同時に、第２の入出力用リード・バス317
のデータRBUS2は、第２のソース・ラツチ307へ取り込ま
れ、そのデータSLY〔第13図（ｅ）〕は、第２のクロツ
ク信号φ２の立ち下りで確立される。
AU308は第２のクロツク信号φ２が“1"の期間、プリチ
ヤージの状態にあり、第１のクロツク信号φ１が“1"の
期間に、第１のソース・ラツチ306と第２のソース・ラ
ツチ307のデータがAU308へ入力され、データの大小が比
較される。その比較結果は出力用ラツチ群310のラツチ
に保持され、OUT〔第13図（ｍ）〕となり、このOUTがパ
ルス出力信号である。
ヤージの状態にあり、第１のクロツク信号φ１が“1"の
期間に、第１のソース・ラツチ306と第２のソース・ラ
ツチ307のデータがAU308へ入力され、データの大小が比
較される。その比較結果は出力用ラツチ群310のラツチ
に保持され、OUT〔第13図（ｍ）〕となり、このOUTがパ
ルス出力信号である。
第14図はパルス入出力基本処理（第５図〜第10図）を組
合わせたときの一例を示すパルス幅制御処理を示したも
のである。一定周期の外部クロツク信号を計数するタイ
マを一定周期のリセツト信号によつてリセツトを行い、
さらに、コンペアーレジスタのデータと比較を行い、大
小によつてパルス出力信号を制御する。この場合、必要
なパルス入出力基本処理は、フリーランニング・カウン
タ／タイマの処理（FRC）、リセツト処理（RES）と比較
処理（CMP）である。この３つの処理を組合わせること
でパルス幅制御処理を行うことができる。
合わせたときの一例を示すパルス幅制御処理を示したも
のである。一定周期の外部クロツク信号を計数するタイ
マを一定周期のリセツト信号によつてリセツトを行い、
さらに、コンペアーレジスタのデータと比較を行い、大
小によつてパルス出力信号を制御する。この場合、必要
なパルス入出力基本処理は、フリーランニング・カウン
タ／タイマの処理（FRC）、リセツト処理（RES）と比較
処理（CMP）である。この３つの処理を組合わせること
でパルス幅制御処理を行うことができる。
第15図は各基本処理の命令を３ビツトのコードで表わし
たものである。
たものである。
次に、第14図のパルス幅制御を第15図の命令コードを使
用して処理するための命令記述の具体例を第16図に示
す。
用して処理するための命令記述の具体例を第16図に示
す。
パルス幅制御に必要な処理の命令は、CPU200からプログ
ラムのイニシヤライズ時にタスク−レジスタ群303へデ
ータ・バス103を介して書き込まれる。
ラムのイニシヤライズ時にタスク−レジスタ群303へデ
ータ・バス103を介して書き込まれる。
ここで、レジスタ群305のレジスタ本数は16本、入出力
ピンも16本とする。第14図のタイマをレジスタ群305の
レジスタ＃０、コンペア・レジスタをレジスタ群305の
レジスタ＃１とする。また、外部クロツク信号を入力群
315のピン＃０、リセツト信号を入力群315のピン＃１へ
入力し、パルス出力信号を出力用ラツチ群310のピン＃
２に出力するものとする。
ピンも16本とする。第14図のタイマをレジスタ群305の
レジスタ＃０、コンペア・レジスタをレジスタ群305の
レジスタ＃１とする。また、外部クロツク信号を入力群
315のピン＃０、リセツト信号を入力群315のピン＃１へ
入力し、パルス出力信号を出力用ラツチ群310のピン＃
２に出力するものとする。
第16図はタスク・レジスト群303の内容を示しており、
タスク・レジストの数はタスク番号０〜15の16タスクで
ある。タスク番号０〜２が第14図のパルス幅制御の処理
を行い、タスク番号０は、レジスタ＃０をタイマとし、
入出力ピン＃０の外部クロツク信号で計数するフリーラ
ンニング・カウンタ／タイマの処理である。タスク番号
１は、レジスタ＃０のタイマを入出力ピン＃１のリセツ
ト信号でリセツトする処理である。また、タスク番号２
は、レジスタ＃０のタイマとレジスタ＃１のコンペア・
レジスタを比較し、その大小判定により、入出力ピン＃
２へ出力し、パルス出力信号とする処理である。これら
３つのタスクであるタスク番号０〜２によつて第14図の
パルス幅制御を行うことができる。
タスク・レジストの数はタスク番号０〜15の16タスクで
ある。タスク番号０〜２が第14図のパルス幅制御の処理
を行い、タスク番号０は、レジスタ＃０をタイマとし、
入出力ピン＃０の外部クロツク信号で計数するフリーラ
ンニング・カウンタ／タイマの処理である。タスク番号
１は、レジスタ＃０のタイマを入出力ピン＃１のリセツ
ト信号でリセツトする処理である。また、タスク番号２
は、レジスタ＃０のタイマとレジスタ＃１のコンペア・
レジスタを比較し、その大小判定により、入出力ピン＃
２へ出力し、パルス出力信号とする処理である。これら
３つのタスクであるタスク番号０〜２によつて第14図の
パルス幅制御を行うことができる。
また、タスク番号３は、レジスタ＃２をタイマとし、入
出力ピン＃３の外部クロツク信号を入出力ピン＃４のゲ
ート信号で計数するゲート・コントロール信号付カウン
タ／タイマの処理である。
出力ピン＃３の外部クロツク信号を入出力ピン＃４のゲ
ート信号で計数するゲート・コントロール信号付カウン
タ／タイマの処理である。
タスク番号15は、レジスタ＃４をタイマとし、レジスタ
＃５のキヤプチヤ・レジスタへ入出力ピン＃６のサンプ
リング信号にてデータを転送する処理である。
＃５のキヤプチヤ・レジスタへ入出力ピン＃６のサンプ
リング信号にてデータを転送する処理である。
以上のタスク番号０〜15の処理が逐次実行されて、種々
の処理が可能となる。
の処理が可能となる。
以上説明したように、本発明によれば、カウンタ／タイ
マの本数、キヤプチヤ・レジスタおよびコンペア−レジ
スタの本数が固定でなく、命令のフオーマツト中で指定
することにより自由に設定できるので、各種機器の制御
に応用可能であり、また、入出力ピンについても命令で
設定できるので有効活用をはかることができ、さらに、
パルス入出力処理の基本処理機能の命令体系によつて、
複雑なパルス入力処理をCPUの負担を少なくして動作さ
せることができるという効果がある。
マの本数、キヤプチヤ・レジスタおよびコンペア−レジ
スタの本数が固定でなく、命令のフオーマツト中で指定
することにより自由に設定できるので、各種機器の制御
に応用可能であり、また、入出力ピンについても命令で
設定できるので有効活用をはかることができ、さらに、
パルス入出力処理の基本処理機能の命令体系によつて、
複雑なパルス入力処理をCPUの負担を少なくして動作さ
せることができるという効果がある。
第１図は本発明のパルス入出力処理装置の一実施例を示
す概略ブロツク図、第２図は第１図のパルス入出力処理
装置をマイクロコンピュータの周辺装置として位置付け
した場合の構成を示す図、第３図は本発明のパルス入出
力処理装置の一実施例を示す詳細ブロツク図、第４図は
パルス入出力処理のための一実施例を示す命令フオーマ
ツト図、第５図はフリーランニング・カウンタ／タイマ
の処理図、第６図はゲート・コントロール信号付カウン
タ／タイマの処理図、第７図はアツプ・ダウン・カウン
タ／タイマの処理図、第８図はカウンタ／タイマのリセ
ツト処理図、第９図はキヤプチヤ処理図、第10図は比較
処理図、第11図は計数動作タイミング図、第12図はリセ
ツト動作タイミング図、第13図はデータ転送動作および
比較動作タイミング図、第14図はパルス幅制御図、第15
図は基本処理命令コード図、第16図はタスク・レジスタ
群の命令記述の一例を示す図である。 100……入出力タスクレジスタ部、101……タスクデコー
ダ部、102……入出力演算部、103……データ・バス、10
4……コントロール・バス、200……中央演算処理部、20
1……データ・メモリ部、202……プログラム・メモリ
部、301……入出力タスク信号発生回路、302……タスク
・アドレス・デコーダ、303……タスク．レジスタ群、3
04……入出力演算デコーダ、305……レジスタ群、306…
…第１のソース・ラツチ、307……第２のソース・ラツ
チ、308……AU、309……デイステイネーシヨン・ラツ
チ、310……出力用ラツチ群、311……ライト・データ・
バツフア、312……リード・データ・バツフア、315……
入力群、316……第１の入出力用リード・バス、317……
第２の入出力用リード・バス、318……入出力用ライト
・バス、319……入出力用インターフエーズ・バス。
す概略ブロツク図、第２図は第１図のパルス入出力処理
装置をマイクロコンピュータの周辺装置として位置付け
した場合の構成を示す図、第３図は本発明のパルス入出
力処理装置の一実施例を示す詳細ブロツク図、第４図は
パルス入出力処理のための一実施例を示す命令フオーマ
ツト図、第５図はフリーランニング・カウンタ／タイマ
の処理図、第６図はゲート・コントロール信号付カウン
タ／タイマの処理図、第７図はアツプ・ダウン・カウン
タ／タイマの処理図、第８図はカウンタ／タイマのリセ
ツト処理図、第９図はキヤプチヤ処理図、第10図は比較
処理図、第11図は計数動作タイミング図、第12図はリセ
ツト動作タイミング図、第13図はデータ転送動作および
比較動作タイミング図、第14図はパルス幅制御図、第15
図は基本処理命令コード図、第16図はタスク・レジスタ
群の命令記述の一例を示す図である。 100……入出力タスクレジスタ部、101……タスクデコー
ダ部、102……入出力演算部、103……データ・バス、10
4……コントロール・バス、200……中央演算処理部、20
1……データ・メモリ部、202……プログラム・メモリ
部、301……入出力タスク信号発生回路、302……タスク
・アドレス・デコーダ、303……タスク．レジスタ群、3
04……入出力演算デコーダ、305……レジスタ群、306…
…第１のソース・ラツチ、307……第２のソース・ラツ
チ、308……AU、309……デイステイネーシヨン・ラツ
チ、310……出力用ラツチ群、311……ライト・データ・
バツフア、312……リード・データ・バツフア、315……
入力群、316……第１の入出力用リード・バス、317……
第２の入出力用リード・バス、318……入出力用ライト
・バス、319……入出力用インターフエーズ・バス。
Claims (25)
- 【請求項１】外部から与えられるパルス信号を入力し、
演算処理を行い、上記演算処理結果に応じてパルス信号
を出力するパルス入出力プロセッサであって、 予め定められたパルスの入力処理か出力処理かに応じた
演算処理の内容と演算条件とを規定する命令コードと、
上記命令コードの実行に必要なレジスタとの設定によっ
てなるタスクを有する入出力タスク保持部と、 上記入出力タスク保持部から上記タスクを受けてデコー
ドし制御信号を生成するタスクデコード部と、 データを保持する複数のレジスタと、 上記制御信号に基づいて、上記複数のレジスタの中から
上記命令コードの実行に必要なレジスタを用いて上記命
令コードで示された演算を行うパルス入出力演算部とを
有することを特徴とするパルス入出力プロセッサ。 - 【請求項２】特許請求の範囲第１項において、 上記命令コードは、少なくともフリーランニングカウン
タ／タイマの処理（FRC），ゲート・コントロール信号
付カウンタ／タイマの処理（GCC），アップ・ダウン・
カウンタ／タイマの処理（UDC），カウンタ／タイマを
リセットする処理（RES），データをキャプチャ・レジ
スタに保持する処理（CPT），データを比較し信号の制
御を行う処理（CMP）のいづれかの処理であることを特
徴とするパルス入出力プロセッサ。 - 【請求項３】特許請求の範囲第１項または第２項におい
て、 上記タスクには、少なくとも上記複数のレジスタの中か
ら上記タスクを実行するためのレジスタを指定するレジ
スタ指定領域を有することを特徴とするパルス入出力プ
ロセッサ。 - 【請求項４】特許請求の範囲第１項、第２項又は第３項
において、 上記タスクには、上記命令コードを指定する命令コード
指定領域とを有することを特徴とするパルス入出力プロ
セッサ。 - 【請求項５】特許請求の範囲第１項、第２項、第３項又
は第４項において、 上記指定されたレジスタは、１つのタスクに対して複数
のレジスタであることを特徴とするパルス入出力プロセ
ッサ。 - 【請求項６】特許請求の範囲第１項から第５項のうちの
いずれか１項において、 上記指定されたレジスタは、１つのタスクの中で実行さ
れる機能ごとに指定されたレジスタであることを特徴と
するパルス入出力プロセッサ。 - 【請求項７】特許請求の範囲第１項から第６項のいずれ
か１項において、 上記指定されたレジスタは、１つのタスクの中で実行さ
れるタイマレジスタ又はカウンタレジスタとして用いら
れるレジスタであることを特徴とするパルス入出力プロ
セッサ。 - 【請求項８】特許請求の範囲第１項から第７項のいずれ
か１項において、 上記指定されたレジスタは、１つのタスクの中で実行さ
れるキャプチャレジスタ又はコンペアレジスタとして用
いられるレジスタであることを特徴とするパルス入出力
プロセッサ。 - 【請求項９】特許請求の範囲第１項から第８項のうちい
ずれか１項において、 上記タスクには、入出力処理のためのピンを指定するピ
ン番号指定領域とを有することを特徴とするパルス入出
力プロセッサ。 - 【請求項１０】特許請求の範囲第９項において、 上記ピン番号指定領域は、複数のピンを指定することが
できることを特徴とするパルス入出力プロセッサ。 - 【請求項１１】特許請求の範囲第９項又は第10項におい
て、 上記ピン番号指定領域は、異なる機能ごとにピンを指定
することができることを特徴とするパルス入出力プロセ
ッサ。 - 【請求項１２】特許請求の範囲第９項、第10項または第
11項において、 上記ピン番号指定領域は、入力ピンまたは出力ピンとし
ての指定を複数のピンに対して指定できることを特徴と
するパルス入出力プロセッサ。 - 【請求項１３】命令から成るプログラムを保持するプロ
グラムメモリ部と、データを保持するデータメモリ部
と、上記プログラムをデコードし、上記データを演算処
理する演算処理部とからなるマイクロプロセッサ部と、 上記マイクロプロセッサ部によって演算処理されて与え
られる命令データに応じて、予め定められたパルスの入
力処理か出力処理かに応じた演算処理の内容と演算条件
とを規定する命令コードと、上記命令コードの処理に必
要なレジスタからなるタスクを有する入出力タスク保持
部と、上記入出力タスク保持部から上記タスクを受けて
デコードし、外部から与えられるパルス信号を入力し、
制御信号を生成するタスクデコード部と、データを保持
する複数のレジスタと、上記制御信号に基づいて、上記
複数のレジスタの中から上記命令コードの実行に必要な
レジスタを用いて上記命令コードで示された演算処理を
行い、上記演算処理に応じてパルス信号を出力するパル
ス入出力演算部とからなるパルス入出力部とを有するこ
とを特徴とするマイクロコンピュータ。 - 【請求項１４】特許請求の範囲第13項において、 上記タスクのそれぞれの内容は、上記マイクロコンピュ
ータ部によって生成される上記命令データによって設定
されることを特徴とするマイクロコンピュータ。 - 【請求項１５】特許請求の範囲第13項又は第14項におい
て、 上記命令コードは、少なくともフリーランニングカウン
タ／タイマの処理（FRC），ゲート・コントロール信号
付カウンタ／タイマの処理（GCC），アップ・ダウン・
カウンタ／タイマの処理（UDC），カウンタ／タイマを
リセットする処理（RES），データをキャプチャ・レジ
スタに保持する処理（CPT），データを比較し信号の制
御を行う処理（CMP）のうちいずれかの処理であること
を特徴とするマイクロコンピュータ。 - 【請求項１６】特許請求の範囲第13項、第14項または第
15項において、 上記タスクには、少なくとも上記複数のレジスタの中か
ら上記タスクを実行するためのレジスタを指定するレジ
スタ指定領域を有することを特徴とするマイクロコンピ
ュータ。 - 【請求項１７】特許請求の範囲第13項から第16項のうち
いずれか１項において、 上記タスクには、上記命令コードを指定する命令コード
指定領域とを有することを特徴とするマイクロコンピュ
ータ。 - 【請求項１８】特許請求の範囲第13項から第17項のうち
いずれか１項において、 上記指定されたレジスタは、１つのタスクに対して複数
のレジスタであることを特徴とするマイクロコンピュー
タ。 - 【請求項１９】特許請求の範囲第13項から第18項のうち
いずれか１項において、 上記指定されたレジスタは、１つのタスクの中で実行さ
れる機能ごとに指定されたレジスタであることを特徴と
するマイクロコンピュータ。 - 【請求項２０】特許請求の範囲第13項から第19項のうち
いずれか１項において、 上記指定されたレジスタは、１つのタスクの中で実行さ
れるタイマレジスタ又はカウンタレジスタとして用いら
れるレジスタであることを特徴とするマイクロコンピュ
ータ。 - 【請求項２１】特許請求の範囲第13項から第20項のうち
いずれか１項において、 上記指定されたレジスタは、１つのタスクの中で実行さ
れるキャプチャレジスタ又はコンペアレジスタとして用
いられるレジスタであることを特徴とするマイクロコン
ピュータ。 - 【請求項２２】特許請求の範囲第13項から第21項のうち
いずれか１項において、 上記タスクには、入出力処理のためのピンを指定するピ
ン番号指定領域を有することを特徴とするマイクロコン
ピュータ。 - 【請求項２３】特許請求の範囲第22項において、 上記ピン番号指定領域は、複数のピンを指定することが
できることを特徴とするマイクロコンピュータ。 - 【請求項２４】特許請求の範囲第22項または第23項にお
いて、 上記ピン番号指定領域は、異なる機能ごとにピンを指定
することができることを特徴とするマイクロコンピュー
タ。 - 【請求項２５】特許請求の範囲第22項、第23項または第
24項において、 上記ピン番号指定領域は、入力ピンまたは出力ピンとし
ての指定を複数のピンに対して指定できることを特徴と
するマイクロコンピュータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267665A JPH071498B2 (ja) | 1985-11-28 | 1985-11-28 | パルス入出力プロセッサ及びそれを用いたマイクロコンピュータ |
| KR1019860010034A KR910002930B1 (ko) | 1985-11-28 | 1986-11-27 | 마이크로콤퓨터용 펄스입출력처리장치 |
| US06/935,739 US4809165A (en) | 1985-11-28 | 1986-11-28 | Apparatus for processing input/output pulses for use in microcomputers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267665A JPH071498B2 (ja) | 1985-11-28 | 1985-11-28 | パルス入出力プロセッサ及びそれを用いたマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62127961A JPS62127961A (ja) | 1987-06-10 |
| JPH071498B2 true JPH071498B2 (ja) | 1995-01-11 |
Family
ID=17447831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60267665A Expired - Fee Related JPH071498B2 (ja) | 1985-11-28 | 1985-11-28 | パルス入出力プロセッサ及びそれを用いたマイクロコンピュータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4809165A (ja) |
| JP (1) | JPH071498B2 (ja) |
| KR (1) | KR910002930B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (11)
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|---|---|---|---|---|
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| US4493019A (en) * | 1980-05-06 | 1985-01-08 | Burroughs Corporation | Pipelined microprogrammed digital data processor employing microinstruction tasking |
| US4493020A (en) * | 1980-05-06 | 1985-01-08 | Burroughs Corporation | Microprogrammed digital data processor employing microinstruction tasking and dynamic register allocation |
| US4467409A (en) * | 1980-08-05 | 1984-08-21 | Burroughs Corporation | Flexible computer architecture using arrays of standardized microprocessors customized for pipeline and parallel operations |
| US4651275A (en) * | 1981-07-02 | 1987-03-17 | Texas Instruments Incorporated | Microcomputer having read/write memory for combined macrocode and microcode storage |
| US4450525A (en) * | 1981-12-07 | 1984-05-22 | Ibm Corporation | Control unit for a functional processor |
| US4475156A (en) * | 1982-09-21 | 1984-10-02 | Xerox Corporation | Virtual machine control |
| US4543626A (en) * | 1982-12-06 | 1985-09-24 | Digital Equipment Corporation | Apparatus and method for controlling digital data processing system employing multiple processors |
-
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- 1985-11-28 JP JP60267665A patent/JPH071498B2/ja not_active Expired - Fee Related
-
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- 1986-11-27 KR KR1019860010034A patent/KR910002930B1/ko not_active IP Right Cessation
- 1986-11-28 US US06/935,739 patent/US4809165A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62127961A (ja) | 1987-06-10 |
| US4809165A (en) | 1989-02-28 |
| KR910002930B1 (ko) | 1991-05-10 |
| KR870005304A (ko) | 1987-06-08 |
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