KR910002930B1

KR910002930B1 - 마이크로콤퓨터용 펄스입출력처리장치

Info

Publication number: KR910002930B1
Application number: KR1019860010034A
Authority: KR
Inventors: 시게키 모리나가; 미쓰루 와타베
Original assignee: 가부시키가이샤 히타치세이사쿠쇼; 미타 가쓰시게
Priority date: 1985-11-28
Filing date: 1986-11-27
Publication date: 1991-05-10
Also published as: JPS62127961A; US4809165A; JPH071498B2; KR870005304A

Abstract

내용 없음.

Description

마이크로콤퓨터용 펄스입출력처리장치

제1도는 본원 발명의 펄스입출력처리장치를 가진 마이크로콤퓨터의 예의 블록도.

제2도는 제1도의 마이크로콤퓨터에 포함되어 있는 본원 발명의 실시예에 따른 펄스입출력처리장치의 블록도.

제3도는 기본입출력처리동작의 예로서 프리러닝카운터/타이머처리동작(FRC)에 대한 설명도.

제4도는 기본입출력처리동작의 다른 예로서 게이트제어카운터/타이머처리동작(GCC)에 대한 설명도.

제5도는 기본입출력처리동작의 또다른 예로서 업-다운카운터/타이머처리동작(UDC)에 대한 설명도.

제6도는 제3도의 FRC 처리와 제5도의 UDC 처리의 동작시간을 나타낸 타이밍차트.

제7도는 기본입출력처리동작의 또다른 예로서 리세트처리동작(RES)에 대한 설명도.

제8도는 제7도의 RES 처리의 동작시간을 나타낸 타이밍차트.

제9도는 기본입출력처리동작의 하나의 예로서 캡쳐처리의 동작(CPT)에 대한 설명도.

제10도는 기본입출력처리동작의 다른 예로서 콤페어처리동작(CMP)에 대한 설명도.

제11도는 제9도의 CPT 처리와 제10도의 CMP 처리의 동작시간을 나타낸 타이밍차트.

제12도는 상기 도면에 나타낸 기본입출력처리동작의 조합에 의해 완료되는 마이크로콤퓨터가 요구하는 타스크의 예의 동작에 대한 설명도.

제13a도 및 제13b도는 제2도의 실시예에서 사용되는 타스크마이크로명령의 포맷 및 예를 나타낸 도면.

본원 발명은 마이크로콤퓨터용 펄스입출력처리장치에 관한 것이며, 특히 각종 장치를 제어하기 위해 마이크로콤퓨터에 사용하는데 적합한 융통성 있는 펄스입출력처리장치에 관한 것이다.

종래의 입출력처리용 연산장치, 특히 카운터/타이머에 대해서는 시빅토로스(James M.Sibigtroth)에 의한 "모토로라의 MC68HC11 : VLSI 마이크로프로세서의 정의와 설계"(IEEE MICRO, 1984년 2월)라는 제목의 문헌에 기재되어 있다. 이 문헌에 기재된 단일 칩 마이크로프로세서는 뛰어난 기능을 갖고 있으나, 이 마이크로프로세서에 있어서는 특히 마이크로프로세서와 연관된 펄스입출력처리장치에 있어서는, 카운터/타이머레지스터의 수, 입력펄스의 수를 각각 유지하기 위한 캡쳐레지스터의 수, 펄스출력의 펄스폭을 각각 결정하는 콤페어레지스터의 수는 모두 고정되어 있다. 더욱이, 카운터/타이머레지스터와 캡쳐 또는 콤페어레지스터의 결합과 더불어 이 레지스터들의 기능은 고정되어 있다. 따라서, 마이크로프로세서를 각종 장치의 제어에 적용하는 경우에, 펄스입출력처리장치의 카운터/타이머부는 레지스터의 선정에 있어서는 불완전하다. 또, 입출력단자로서 입출력핀의 배열에 대해서는 특정의 카운터/타이머레지스터의 출력단자만을 복수의 단자로부터 선정할 수 있지만, 다른 단자들은 고정되어 있다. 특히, 단일 칩 마이크로프로세서에 있어서는 입출력단자의 수는 제한되어 있으므로, 카운터/타이머레지스터와 입출력단자의 접속을 자유로이 변경하는 것이 바람직하다.

마이크로콤퓨터에 의한 각종 장치를 제어하는데 적합한 펄스입출력처리장치를 실현하기 위하여 발명자들은 1985년 10월 31일에 출원한 미합중국 특허출원 제793,350호에 개시된 장치를 제안하였다. 여기서, 카운터/타이머레지스터, 캡쳐레지스터 및 콤페어레지스터의 수는 자유로이 결정되며, 레지스터와 입출력단자(핀) 사이의 접속을 임의로 변경할 수 있다. 그러나, 이 장치에 있어서 펄스입출력처리장치에 요구되는 타스크가 연관된 마이크로콤퓨터에 의해 구체적으로 지시되어야 하기 때문에 입출력처리의 방법이나 형식을 변경하는 것은 용이한 것이 아니었다. 즉, 미리 준비된 방법이나 형식에 제한되었기 때문에 장치의 융통성이 상당히 좋지 않았다.

본원 발명의 목적은 카운터/타이머레지스터, 캡쳐레지스터 및 콤페어레지스터의 수를 자유로이 결정할 수 있으며, 그것에 따라서 융통성 있는 마이크로콤퓨터용 펄스입출력처리장치를 제공하는데 있다.

본원 발명의 한 특징에 의하면, 복수의 입출력된(105', 106')을 가지고, 버스(103, 104)를 통해서 마이크로콤퓨터유니트(20)에 접속되며, 이 마이크로콤퓨터유니트(20)가 요구하는 타스크에 따라 펄스를 처리하는 펄스입출력처리장치(10)에 있어서, (a) 버스(103)를 통해서 상기 마이크로콤퓨터유니트(20)로부터 부여되고, 또한 이 마이크로콤퓨터유니트(20)가 요구하는 타스크를 실행하기 위해 필요한 타스크마이크로명령을 기억하기 위한 복수의 타스크레지스터로 이루어지는 타스크레지스터군(303)과, 내부클록을 계수하고, 계수결과에 따라서 상기 타스크레지스터군(303)에 액세스하기 위한 어드레스신호를 발생하는 타스크신호발생기(301)를 가지고, 상기 타스크마이크로 명령의 각각은 복수의 기본입출력처리동작(FRC, QCC, UDC, RES, CPT, CMP) 중의 하나를 지정하는 명령코드와, 그 기본입출력처리동작을 실행하기 위해 필요한 최소한 하나의레지스터군(305)의 레지스터를 지정하는 코드와, 입력신호를 수신하거나 출력신호를 송신하기 위한 최소한 하나의 입출력핀(105', 106')을 지정하는 코드를 포함하고, 상기 계수결과에 따라 상기 마이크로콤퓨터유니트(20)가 요구하는 타스크를 실행하기 위해 상기 타스크레지스터군(303)으로부터 순차 독출되는 입출력타스크레지스터부(100)와,(b) 상기 입출력타스크레지스터부(l00)에 접속되고, 순차 독출되는 타스크마이크로명령을 수신하고, 독출된 타스크마이크로명령을 디코드하여 제어신호를 발생하는 타스크디고더부(101)와, (c) 상기 타스크디코더부(101)에 의해 발생된 제어신호에 의해 지정되고, 상기 독출된 타스크마이크로명령의 명령코드에 의해 지정된 기본입출력처리동작의 실행에 펄요한 레지스터기능을 달성할 수 있는 복수의 레지스터로 이루어지는 레지스터군(305)과, 내부버스(316, 317, 318)를 통해서 상기 레지스터군(305)에 접속되고, 상기 타스크디코더부(101)에 의해 발생된 제어신호에 의해 지정된 레지스터군(305)의 레지스터로부터의 데이터에 따라 논리연산을 실행하는 논리연산유니트(308)를 가지는 입출력연산부(102)와, (d) 독출된 타스크마이크로명령의 핀지정코드에 의해 발생되는 제어신호의 제어하에 최소한 하나의 입출력핀(105', 106')을 선택하고, 선택된 핀을 상기 타스크디코더부(l01) 또는 상기 입출력연산부(102)에 접속하는 입출력핀셀렉터(107)로 이루어지는 것을 특징으로 하는 펄스입출력처리장치를 제공한다.

다음에, 본원 발명의 실시예에 대하여 도면에 따라서 상세히 설명한다.

제1도는 본원 발명이 적용된 마이크로콤퓨터유니트(20)와 펄스입출력처리장치(10)로 구성된 단일 칩 마이크로콤퓨터장치의 예를 나타낸 개략도이다.

마이크로콤퓨터유니트(20)는 중앙처리유니트(CPU)(200), 데이터기억부의 역할을 하는 랜덤액세스메모리(RAM)(201) 및 프로그램기억부의 역할을 하는 리드온리메모리(ROM)(202)로 이루어진다. 이들 구성부는 데이터브스(103)와 어드레스/제어버스(104)를 통해 접속된다. 이와같이 구성된 마이크로콤퓨터유니트(20)는 공지되어 있으므로, 여기서는 그 이상의 설명은 생략한다.

펄스입출력처리장치(10)는 버스(103) 및 (104)를 통해서 마이크로콤퓨터유니트(20)에 연결되어 있다. 처리장치(10)는 입출력타스크레지스터부(100), 타스크디코더부(101) 및 입출력연산부(102)로 이루어진다. 이 구성부의 상세한 것은 후술하지만, 처리장치(10)는 입력단자군(105)과 출력단자군(106)을 통하여 외부장치와, 그리고 입출럭단자군(108)과 데이터버스(103)를 통해서 마이크로콤퓨터유니트(20)와 각각 데이터를 주고 받고 있다.

또, 펄스입출력처리장치(10)로부터 볼때, 마이크로콤퓨터유니트(20)는 또한 외부장치로서 간주된다는 것을 알 수 있다. 그러므로, 다음의 마이크로콤퓨터유니트(20)로부터 처리장치(10)에 전송되는 신호는 외부신호로서 처리한다. 예를들면, 유니트(20)로부터 전송되는 클록펄스는 펄스입출력처리장치(10)에서 발생되어 사용되는 내부클록펄스와는 구별하여, 외부클록펄스라고 부른다.

다음에, 제2도에서 본원 발명의 실시예에 의한 펄스입출력처리장치(10)의 상세한 구성에 대해 설명한다.

입출력타스크레지스터부(100)는 내부클록펄스에 따라 동작하는 카운터로 이루어진 입출력타스크신호발생기(301), 타스크어드레스디코더(302) 및 이 실시예에 있어서는 16개의 타스크레지스터로 이루어지는 타스크레지스터군(303)을 포함한다. 신호발생기(301)는 타스크레지스터군(303)으로부터 필요한 데이터를 독출하기 위하여 어드레스신호를 발생하기 위한 내부클록펄스를 계수한다. 어드레스신호는 타스크어드레스디코더(302)에 의해 디코드되어 타스크레지스터군(303)에 액세스한다. 타스크레지스터군(303)은 데이터버스(103)를 통해 마이크로콤퓨터유니트(20)로부터 전해온 타스크마이크로 명령을 기억해둔다.

다음에, 타스크마이크로명령에 대해서 설명한다. 간단히 말해서, 각 타스크마이크로명령은 펄스입출력처리장치가 다음에 설명하는 기본입출력처리동작 중 특정의 동작을 행하게 한다. 마이크로콤퓨터유니트가 펄스입출력처리장치에 요구하는 타스크는 통상 어떤 종류의 타수크마이크로명령들을 조합함으로써 완료된다.그러므로, 펄스입출력처리장치에서 실시될 타스크마이크로명령의 조합과 순서는 마이크로콤퓨터유니트가 펄스입출력처리장치로부터 기대하는 타수크에 따라 마이크로콤퓨터유니트에 의해 결정된다. 또, 타스크를 완료하는데 필요한 타스크마이크로명령의 1세트는 마이크로콤퓨터유니트(20)의 이니셜라이즈시에 타스크레지스터군(303)에 입력된다.

타스크디코더부(10l)는 타스크레지스터군(303)으로부터 연속적으로 독출한 타스크마이크로명령을 디코드하며, 입력래치(315)를 통하여 부여된 신호(105)에 기준하여 제어신호(313)와 입출력핀(단자) 제어신호(314)를 발생한다. 제어신호(313)는 내부클록펄스와 동기하여 동작모드와 입출력연산부(102)의 구성요소에 대한 동작모드와 순서를 제어한다. 입출력핀 제어신호(314)는 입력래치(315) 및 출력래치(310)와 더불어 입출력핀셀렉터(107)를 제어하며, 디코드된 타스크마이크로명령의 펄스입출력처리동작에 사용하기 위해 입출력 핀(105'), (106')과 래치(315), (310)를 지정한다.

입출력연산부(102)는 본 실시예에서 16개의 레지스터로 이루어진 레지스터군(305)을 포함하며, 이것의 각각은 필요에 따라 카운터/타이머레지스터, 캡쳐레지스터 및 콤페어레지스터중 하나로서 타스크마이크로명령에 의해 지정된다. 카운터/타이머로서 지정된 레지스터는 외부 또는 내부클록펄스를 계수한다(레지스터가 외부클록펄스를 계수할때는 레지스터를 카운터라고 부르고, 내부클록펄스를 계수할때는 타이머라고 부른다). 캡쳐레지스터로서 지정된 레지스터는 샘플링신호가 발생할때, 카운터/타이머로서 지정된 레지스터로부터 전송된 데이터를 기억한다. 콤페어레지스터로서 지정된 레지스터는 카운터/타이머로서 지정된 레지스터의 내용과 비교될 기준데이터를 기억한다.

입출력연산부(102)에는 각각 제1입출력리드버스(read bus)(316)와 제2입출력리드버스(317)를 통하여 제1소스래치(306)로, 또는 입출력라이트버스(write bus)(318)을 통하여 레지스터군(305)으로부터 독출한 데이터를 임시로 기억하기 위한 제1 및 제2소스래치(306), (307)가 설치되어 있다. 래치(306), (307)의 내용이 각각 연산유니트(AU)(308)의 단자(A), (B)에 공급되며, AU는 인크리멘트, 디크리멘트 및 비교 등의 연산을 한다. 데스티네이션래치(309)는 AU(308)의 연산결과를 수신하여, 이것을 버스(316)를 통하여 레지스터군(305)으로 보낸다. 앞에 설명한 출력래치(310)는 AU(308)의 비교연산결과를 수신하여, 이것을 출력(106)으로서 입출력핀셀렉터(107)에 공급한다.

또, 입출력연산부(102)는 입출력용 인터페이스버스(319)를 통하여 레지스터군(305)에 데이터를 기록하기 위하여 데이터버스(103)를 통하여 전송된 데이터를 수신하기 위한 라이트데이터버퍼(311)와 데이터를 버스(103)에 공급하기 위하여 버스(319)를 통하여 레지스터군(305)으로부터 독출한 데이터를 수신하기 위한 리드데이터버퍼(312)를 가지고 있다.

또한, 펄스입출력처리장치가 각종 장치를 제어하기 위하여 마이크로콤퓨터유니트(20)와 연관될 때에는, 이와 같이 구성된 필수입출력처리장치(10)는 많은 다른 종류의 입출력처리동작을 행할것이 요구된다. 이와같은 경우, 특수한 제어를 위하여 처리장치(10)로 하여금 일정 종류의 입출력처리동작을 행하도록 하는 타스크명령은 이것이 일정한 입출력처리동작에 대하여 지나치게 특수하면, 많은 다른 종류의 입출력처리동작에 사용할 수 없게 된다. 즉, 타스크명령의 용도가 특수제어를 위한 일정 종류의 처리동작의 수행에만 제한되며, 융통성이 매우 적어진다.

그러므로, 본원 발명자들은 일반 목적을 위하여 사용될 수 있는 펄스입출력처리장치에 필요한 동작기능을 분석하여, 이것을 수개의 기본입출력 처리동작으로 구분하였다. 통상의 제어동작에 있어서, 마이크로콤퓨터가 요구하는 복잡한 입출력처리동작은 적절히 선정된 기본입출력처리동작을 행함으로써 완료될 수 있다. 다음에, 이와 같은 기본입출력처리동작에 대하여 설명한다.

먼저, 제3도는 프리러닝카운터/타이머처리동작(FRC)의 개략을 나타낸다. 제3도에서 명백한 바와 같이, 이 처리동작에 있어서 카운터/타이머레지스터로서 타스크마이크로명령에 의해 지정된 레지스터군(305)의 레지스터는 이 레지스터에 인가되는 클록펄스를 카운트업하여 그 내용을 계속해서 인크리멘트한다. 제3도는 외부클록펄스를 계수하는 경우를 나타낸다. 이 처리의 동작타이밍을 제6도의 (Ⅰ)부에 나타낸다. 다음에, 이 도면에 따라서 본 처리에 있어서의 처리장치(10)의 동작에 대해서 설명한다.

처리장치(10)의 동작은 제6a도 및 제6b도에 나타낸 바와 같이 180°의 위상차이를 갖고 중첩이 없는 내부클록 ø1 및 ø2으로 타이밍된다. ø1이 "1"인 동안 버스(316)는 프리차지되며(제6c도 RBUS1), ø2가 "1"이 될때 버스(316)는 지정된 카운터/타이머레지스터의 내용 CNT(제6h도)에 따라 디스차지된다(제6c도 RBUS1).

디스차지가 완료되면, ø2가 "1"인 기간에 있어서 데이터(RBUS1)가 버스(316)상에 확립된다. 즉, 레지스터군(305)내의 지정된 카운터/타이머레지스터에 축적되어 있던 데이터(CNT)가 독출되어 버스(316)상의 데이터(RBUS1)로 된다.

동일한 기간중, 버스(316)상의 데이터(RBUS1)는 제1소스래치(306)(제6d도 SLX)에 입력된다. ø2가 "1"인 동안 프리차지상태에 있는 AU(308)는 데이터(SLX)를 수신하고(제6e도 AUS), 외부클록을 내부클록 ø2와 동기화함으로써 얻은 카운트신호(CONT)가 "1"인 경우(제6i도) 데이터(SLX)를 인크리멘트한다. ø1이 "1"인 동안 AU(308)의 인크리멘트동작의 결과는 데스티네이션래치(309)에 의해 유지된다(제6f도 DL).

ø1이 "1"인 동만 프리차지상태에 있는 입출력라이트버스(318)는 ø2 가 "1"인 경우, 데스티네이션래치(309)의 데이터(DL)에 따라 디스차지된다. 즉, 데스티네이션래치(309)의 내용(DL)이 독출되어 버스(318)상의 데이터(WBUS)(제6g도)가 된다. 버스(318)상의 데이터(WBUS)는 ø2가 "1"인 경우, 지정된 카운터/타이머레지스터에 다시 기록되며, 여기서 지정된 카운터/타이머레지스터의 내용(CNT)은 인크리멘트된 데이터에 의해 갱신된다.

상기한 바와 같이, 카운터/타이머레지스터로서 타스크마이크로명령에 의해 지정된 레지스터군(305)의 레지스터는 프리러닝업가운터로서 기능한다. 이와 동일한 방법으로, 이와 같은 레지스터는 또 프리러닝다운카운터로서 동작할 수 있다. 그러나, 이경우 AU(308)는 디크리멘트동작을 하여야 한다.

제4도는 게이트제어카운터/타이머처리동작(GCC)의 개요를 나타낸다. 상기 FRC와 동일한 방법으로 카운터/타이머레지스터로서 타스크마이크로명령에 의해 지정된 레지스터군(305)의 레지스터는 외부클록을 카운트업하여 그 내용을 인크리멘트한다. 그러나, GCC 처리에 있어서, 카운팅동작은 게이트제어신호가 존재할 때에만 계속된다. 이것을 위하여, 지정된 카운터/타이머레지스터에 의해 계수된 동기화 카운트펄스는 외부클록과 게이트제어신호의 논리적(論理積)에 의해 생성된다. 게이트제어신호는 타스크마이크로명령에 의해 지정된 입출력핀(105'), (106')을 통하여 외부에서 부여된다. GCC의 동작시간은 게이트제어신호에 의한 제어를 제외하고, 제6도의 (Ⅰ)부를 참조하여 상기에서 설명한 바와 같이 FRC의 시간과 동일하다. 그러므로, 그 이상의 설명은 생략한다.

제5도에는 업-다운카운터/타이머처리동작(UDC)의 개요를 나타내고 있다. 도면에서 명백한 바와 같이,이 처리에서는 타스크마이크로명령에 의해 카운터/타이머레지스터로서 지정된 레지스터가 입출력핀(l05'), (106')중 상기 타스크마이크로명령에 의해 지정된 핀을 통해서 외부로부터 부여된 업/다운제어신호에 따라서 클록을 가산계수 또는 감산계수하여 레지스터의 내용을 증감한다. 제6도의 (Ⅱ)부에 나타낸 바와 같이, UDC의 동작시간은 제6도의 (Ⅰ)부에 나타낸 FRC의 시간과 거의 동일하다. 그러나, UDC 처리에 있어서, AU(308)는 제6i도에 나타낸 바와 같은 카운트신호(CONT)와 디불어 동기화 업/다운제어신호(UDS)(제6j도)에 의해 제어된다. 동기화 업/다운제어신호는 외부 업/다운제어신호를 내부클록 ø2와 동기화함으로써 얻어진다.

다음에, 제7도는 타스크마이크로명령에 의해 카운터/타이머레지스터로서 지정된 레지스터군(305)의 레지스터가 외부 리세트신호에 의해 리세트되는 리세트처리동작(RES)의 개요를 나타낸다. 이 처리동작은 동작타이밍을 나타낸 제8도에 의하여 설명한다.

우선, 외부 리세트신호가 존재하지 않는 경우의 동작에 대해서 설명한다. 외부 리세트신호가 존재하지 않는 본 실시예에 있어서, 외부 리세트신호를 내부클록 ø2과 동기화함으로써 얻어지는 동기화 리세트신호는 하이로 된다. 즉, 그 논리치는 "1"이다(제8i도 RST). ø1이 "1"인 동안 프리차지되는 제1입출력리드버스(316)는 지정된 카운터/타이머레지스터의 내용(CNT)(제8h도)에 따라 ø2가 "1"인 동안 디스차지된다(제8c도). 디스차지가 완료될 때, 데이터(RBUS1)는 버스(316)상에 확립된다. 그래서, ø2가 "1"인 동안 데이터(RBUS1)는 제1소스래치(306)에 격납되어 데이터(SLX)가 된다(제8d도).

AU(308)는 ø2가 "1"인 동안 프리차지상태에 있지만(제8e도 AUS), 외부리세트신호가 존재하지 않기 때문에 제1소스래치(306)의 데이터(SLX)는 어떤 처리를 하지 않고 AU(308)를 통과한다. ø1이 "1"인 동안 AU(308)를 통과한다. ø1이 "1"인 동안 AU(308)를 통과한 데이터는 데스티네이션래치(309)에 의해 유지되어 데이터(DL)로 된다(제8f도). ø1이 "1"인 동안 프리차지되는 입출력라이트버스(318)는 ø2가 "1"인 동안 데스티네이션래치(309)의 내용(DL)에 따라 디스차지된다(제8g도 WBUS). 디스차지가 완료되면, 데이터(WBUS)가 버스(318)상에 확립된다(제8g도). 즉, 데스티네이션래치(309)의 내용(DL)이 독출되어 버스(18)상의 데이터(WBUS)가 된다. 버스(318)상의 데이터(WBUS)는 ø2가 "1"일때 지정된 카운터/타이머레지스터에 다시 기록된다(제8h도). 이경우, 지정된 카운터/타이머레지스터에 다시 기록된 데이터는 전의 데이터와 동일하다. 그 이유는 상술한 바와 같이 지정된 카운터/타이머레지스터로부터 독출한 데이터는 AU(308)의 어떠한 처리도 하지 않았기 때문이다.

다음에, 외부리세트신호가 존재하는 경우의 동작에 대해서 설명한다. 이경우, 동기화 리세트신호는 로우상태를 취한다(제8i도 RST). AU(308)의 데이터(AUS)가 데스티네이션래치(309)에 전송되어 데이터(DL)가 될때까지의 동작은 리세트신호가 존재하지 않는 경우와 동일하다. 그러나, 리세트신호가 존재하면, ø1가 "1"인 기간중 프리차지되는 입출력라이트버스(318)는 데스티네이션래치(309)의 내용(DL)에 따라 디스차지되지 않는다. 여기에 대하여, 버스(318)는 리세트신호가 존재하지 않는 경우 디스차지되었다. 버스(318)의 프리차지된 데이터는 레지스터군(305)의 지정된 카운터/타이머레지스터에 기록된다. 버스(318)의 프리차지된 데이터는 리세트데이터가 되며, 이것에 의해 지정된 카운터/타이머레지스터의 내용이 갱신된다. 리세트데이터에 의해 그 내용이 갱신된다는 것은 지정된 카운터/타이머레지스터의 리세트를 의미한다.

제9도에는 캡쳐처리동작(CPT)의 개요를 나타내며, 이 동작에 의해 샘플링신호가 발생할 때마다(제9b도, 타스크마이크로명령에 의해 카운터/타이머레지스터로서 지정된 레지스터군(305)의 레지스터내용은 캡쳐레지스터(제9a도)로서 또 하나의 타스크마이크로명령에 의해 지정된 레지수터군(305)외 또 하나의 레지스터에 의해 유지된다. 다음에, 제11도의 (Ⅰ)부를 참조하여 CPT 동작에 대하여 설명한다.

이 처리동작은 지정된 카운터/타이머레지스터에 기억된 데이터(CNT)(제11j도)가 제1입출력리드버스(316)를 통하여 제1소스래치(306)에 전송되어 데이터(SXL)가 될때까지(제11c도 및 제11d도) 상기 제6도 및 제8도에 설명한 것과 같다. 그후, ø2가 "1"인 기간에 프리차지된 AU(308)로 데이터(SLX)가 수신되지만(제11f도), 데이터(SLX)는 ø1이 "1"인 기간에 어떤 처리도 하지 않고 AU(308)를 통과하며, 따라서 데스티네이션래치(309)에 의해 수신되어 데이터(DL)로 된다(제11g도).

ø1이 "1"인 기간에 프리차지된 입출력라이트버스(318)는 øø가 "1"인 기간에 데스티네이션래치(309)의 내용(DL)에 따라 디스차지된다. 디스차지가 완료되면, 데이터는 버스(318)상에 확립되어 데이터(WBUS)가 된다(제11h도). 그때, 동기화캡쳐신호(CPS)가 존재하면(논리적으로는 "0", 제11도(n)), ø2가 "1"인 기간에 캡쳐레지스터로서 지정된 레지스터군(305)의 레지스터에 데이터(WBUS)가 기록된다(제11k도). 상기 동기화캡쳐신호(CPS)는 샘플링신호를 내부클록 ø2가 동기화함으로써 얻어진다. 상기한 바와 같이, 샘플링신호가 발생할때 지정된 카운러/타이머레지스터의 내용은 지정된 캡쳐레지스터에 의해 유지된다.

제10도는 콤페어처리동작(CPM)의 개요를 나타낸다. 도면에서 명백한 바와 같이, 본 처리에서는 타스크마이크로명령에 의해 카운터/타이머레지스터로저 지정된 레지스터군(305)의 레지스터내용이 콤페어레지스터로서 또하나의 타스크마이크로명령에 의해 지정된 레지스터군(305)의 또 하나의 레지스터의 대용과 비교되며(제10a도), 출력신호가 비교결과에 따라 출력된다(제10b도).

본 처리의 동작타이밍을 제11도 (II) 부에 나타낸다. ø1이 "1"인 기간에 제1 및 제2입출력리드버스(316), (317)는 프리차지된다(제11c도 및 제11i도). ø2가 "1"이 될때, 지정된 카운터/타이머레지스터의 내용(CNT)(제11j도)에 따라 버스(316)가 디스차지되며, 디스차지가 완료되면 데이터(RBUS1)가 버스(316)상에 확립된다(제11c도). 즉, 지정된 카운터/타이머레지스터의 내용(CNT)을 제1입출력리드버스(316)상에서 독출한다. 이와 같이, ø2가 "1"이 될때, 버스(317)는 지정된 콤페어레지스터의 내용(COMP)(제11도(I))에 따라 디스차지되며, 디스차지가 완료될때 데이터(RBUS2)가 버스(317)상에 확립된다(제11i도). 즉, 지정된 콤페어레지스터의 내용(COMP)을 제2입출력리드버스(317)상에서 독출한다.

ø2가 "1"인 기간에 버스(316)상의 데이터(RBUS1)는 제1소스래치(306)에 수신되어 데이터(SLX)로 된다(제11d도). 이와 동시에, 버스(317)상의 데이터(RBUS2)는 제2소스레치(307)에 수신되어 데이터(SLY)로 된다(제11e도). ø2가 "1"인 기간에 프리차지상태에 있는 AU(308)는 ø1이 "1"인 기간에 제1소스래치(306)로부터의 데이터(SLX)와 제2소스래치(307)로부터의 데이터(SLY)를 각각 AU(308)의 단자(A), (B)를 통해 수신한다(제11f도). AU(308)는 (SLX)와 (SLY)를 비교하여 콤페어출력(OUT)(제11m도)을 출력한다. 이 출력(OUT)은 타스크마이크로명령에 의해 지정된 출력래치(310)중의 하나에 인도되어 펄스입출력처리장치(10)의 펄스출력신호가 된다.

6개 종류의 기본입출력처리동작, 즉 FRC, GCC, UDC, RES, CPT 및 CMP에 대해서 위에서 설명했다. 발명자의 연구에 의하면, 상기 6개의 기본입출력처리동작은 각종 장치를 제어하기 위하여 마이크로콤퓨터와 연관하여 펄스입출력처리장치에 통상 필요한 상당히 복잡한 입출력처리타스크를 행하는데 충분하다. 다음에, 이와 같은 복잡한 입출력처리타스크의 예에 대해 설명한다.

입출력처러타스크의 예로서 출력필스의 펄스폭을 제어하는 타스크를 고려해본다. 이 타스크의 동작의 개요를 제12도에 나타낸다.

즉, 제12a도와 같이, 타스크마이크로명령에 의해 카운터/타이머레지스터로서 지정된 레지스터는 제12b도에 나타낸 것과 같이 외부클록을 계수하여 그 내용을 인크리멘트한다. 지정된 카운터/타이머레지스터의 내용은 일정기간 발생하는 모든 리세트신호를 리세트한다(제12c도) 또, 지정된 카운터/타이머레지스터의 내용은 또 다른 타스크마이크로명령에 의해 콤페어레지스터로서 지정된 또 다른 레지스터에 기억된 기준데이터와 비교되며(제12a도), 제12d도에 나타낸 바와 같은 출력펄스신호가 비교결과에 따라 출력된다.

동작을 설명하기 전에, 타스크마이크로명령의 포맷 및 타스크의 예에 대해서 제13a도 및 제13b도에 의하여 설명한다. 본 실시예에 있어서, 제13a도에 나타낸 것과 같이, 각 타스크마이크로명령은 19비트로 형성되며, 상술한 바와 같이 기본입출력처리동작중 하나를 규정하는 타스크명령코드(제0비트 내지 제2비트)와 카운터/타이머레지스터로서 지정될 레지스터의 수에 대한 영역(제3비트 내지 제6비트), 캡쳐레지스터나콤페어레지스터로서 지정될 레지스터의 수에 대한 영역(제7비트 내지 제10비트), 제1입출력핀으로서 사용될 핀의 수를 지정하는 영역(제11비트 내지 제14비트), 제2입출력핀으로서 사용될 또 하나의 핀을 수를 지정하는 영역(제15비트 내지 제18비트)을 포함한다.

상술한 바와 같이 6개 종류의 기본입출력처리동작을 행하기 위한 타스크마이크로명령은 다음과 같은 코드를 갖게 된다.

또, FRC, GCC 및 UDC에 대한 타스크마이크로명령에 있어서, 제1입출력핀은 외부클록의 입력단자로서 지정된다. RES에 대한 타스크마이크로명령에 있어서, 이 핀은 리세트신호의 입력단자로서 지정된다. 제2입출력핀은 GCC, UDC, CPT 및 CMP에 대한 타스크마이크로명령에 있어서, GCC에 있어서는 게이트제어신호의 입력단자로서, UDC에 있어서는 업-다운제어신호의 입력단자로서, CPT에 있어서는 샘플링신호의 입력단자로서, 그리고 CMP에 있어서는 출력단자로서 지정된다.

기본입출력처리동작에 대한 실제 타스크마이크로명령의 한세트의 예를 제13b도에 나타낸다. 이 예에서, 상이한 마이크로명령코드와 입출력핀과 더불어 레지스터의 수의 조합으로 형성되는 타스크마이크로명령은 0 내지 16의 타스크번호로 식별된다. 타스크 #0의 타스크마이크로명령은 FRC에 대한 것이며(비트 0 내지 2의 "1"), 여기서 레지스터군(305)(제2도)의 레지스터 #(비트 3 내지 6의 "0")은 카운터/타이머레지스터로서 지정되며, 지정된 레지스터는 핀 #0(비트 11 내지 14의 "0")을 통하여 공급된 외부클록을 계수한다.

타스크 #1은 RES에 대한 것이며(비트 0 내지 2의 "100"), 여기서 카운터/타이머레지스터로서 지정된 레지스터 #0(비트 3 내지 6의 "0")은 핀 #1(비트 15 내지 18의 "1")을 통하여 공급된 리세트신호에 의해 리세트된다. 타스크 #2는 CMP에 대한 것이며(비트 0 내지 2의 "1l0"), 여기서 카운터/타이머레지스터로서 지정된 레지스터 #0(비트 3 내지 6의 "0")의 내용은 콤페어레지스터로서 지정된 레지스터 #1(비트 7 내지 10의 "1")의 내용과 비교되며, 비교결과는 출력으로서 핀 #2(비트 15 내지 18의 "10")로 전송된다.

이와 동일하게, 타스크 #3은 GCC에 대한 것이며(비트 0 내지 2의 "10"), 여기서 카운터/타이머레지스터로서 지정된 레지스터 #2(비트 3 내지 6의 "10")는 게이트신호가 핀 #4(비트 15 내지 18의 "100")를통해서 공급될 때에만, 핀 #3(비트 11 내지 14의 "11")을 통하여 부여되는 외부클록을 계수한다. 타스크 #15는 CPT에 대한 것이며(비트 0 내지 2의 "101"), 여기서 카운터/타이머레지스터로서 지정된 레지스터 #4(비트 3 내지 6의 "100")의 내용은 샘플링신호가 핀 #6(비트 15 내지 18의 "110")을 통하여 인가될 때마다 캡쳐레지스터로서 지정된 레지스터 #5(비트 7 내지 10의 "101")에 의해 유지된다.

이제 12도의 예로 돌아가서 볼때, 이 예의 처리동작은 3개 기본입출력처리동작, 즉 FRC, RES 및 CMP로 이루어져 있는 것을 알 수 있다. 마이크로콤퓨터유니트(20)의 이니셜라이즈시에 CPU(200)는 제12도의 예로 나온 타스크를 완료하기 위해 필요한 타스크마이크로명령으로서 FRC, RES 및 CMP에 대한 타스크마이크로명령을 선택하여 데이터버스(103)를 통하여 펄스입출력처리장치(10)로 전송한다. 이들 타스크마이크로명령은 타스크신호발생기(301)와 타스크어드레스디코더(302)의 제어하에 타스크레지스터군(303)에 기억되어 연속해서 독출된다. 본 실시예에 있어서, FRC, RES 및 CMP에 대한 3개 타스크마이크로명령은 마이크로콤퓨터유니트(20)에 의해 요구되는 바람직한 입출력처리타스크를 행할 수 있도록 실시된다.

상기 예에서 3개의 타스크마이크로명령은 이니셜라이즈시에 마이크로콤퓨터유니트(20)로부터 펄스입출력처리장치(10)에 부여되었다. 그러나, 제2도의 실시예에서 펄스입출력처리장치(10)에 16개의 타스크레지스터군(303)에 설치되었고, 동일한 수의 타스크명령을 기억시킬 수 있기 때문에 더 복잡한 입출력처리타스크를 행할 수 있다. 또, 설치할 타스크레시스터의 수가 제한되어 있지 않은 것은 물론이다.

상기한 바와 같이, 본원 발명에 의하면 카운터/타이머레지스터의 수, 캡쳐레지스터나 콤페어레지스터의수는 고정되어 있지 않으며, 타스크마이크로명령에 의해 자유로이 지정될 수 있다. 따라서, 본원 발명의 펄스입출력처리장치는 각종 장치를 제어하기 위하여 모든 마이크로콤퓨터에 이용될 수 있다. 또, 필요한 입출력핀도 타스크마이크로명령에 의해 지정되기 때문에 단일 칩 마이크로콤퓨터에 있어서와 같이, 제한된 수의 입출력핀을 효과적으로 사용할 수 있다. 또, 입출력처리타스크를 완료하는데 필요한 타스크마이크로명령의 조합이 타스크를 필요로 하는 마이크로콤퓨터에 의해 결정되면, 타타스크마이크로명령의 실시는 펄스입출력처리장치에 의해 관리되므로, 마이크로콤퓨터의 부담을 적게할 수 있다.

여기에서 본원 발명을 실시하는 장치의 한가지 형태에 대해서만 도시 및 설명했겠지만, 본원 발명의 기술적 사상 및 범위에서 일탈하지 않는 한 특허청구의 범위내에서 여러가지 변경 또는 변형을 할 수 있는 것은 물론이다.

Claims

복수의 입출력핀(105', 106')을 가지고, 버스(103, 104)를 통해서 마이크로콤퓨터유니트(20)에 접속되며, 이 마이크로콤퓨터유니트(20)가 요구하는 타스크에 따라 펄스를 처리하는 펄스입출력처리장치(10)에 있어서, (a) 버스(103)를 통해서 상기 마이크로콤퓨터유니트(20)로부터 부여되고, 또한 이 마이크로콤퓨터유니트(20)가 요구하는 타스크를 실행하기 위해 필요한 타스크마이크로명령을 기억하기 위한 복수의 타스크레지스터로 이루어지는 타스크레지스터군(303)과, 내부클록을 계수하고, 계수결과에 따라서 상기 타스크레지스터군(303)에 액세스하기 위한 어드레스신호를 발생하는 타스크신호발생기(301)를 가지고, 상기 타스크마이크로명령의 각각은 복수의 기본입출력처리동작(FRC, GCC, UDC, RES, CPT, CMP) 중의 하나를 지정하는 명령코드와, 그 기본입출력처리동작을 실행하기 위해 필요한 최소한 하나의 레지스터군(305)의 레지스터를 지정하는 코드와, 입력신호를 수신하거나 출력신호를 송신하게 위한 최소한 하나의 입출력핀(105', 106')을 지정하는 코드를 포함하고, 상기 계수결과에 따라 상기 마이크로콤퓨터유니트(20)가 요구하는 타스크를 실행하기 위해 상기 타스크레지스터군(303)으로부터 순차 독출되는 입출력타스크레지스터부(100)와, (b) 상기 입출력타스크레지스터부(100)에 접속되고, 순치 독출되는 타스크마이크로명령을 수신하고, 독출된 타스크마이크로명령을 디코드하여 제어신호를 발생하는 타스크디코더부(101)와, (c) 상기 타스크디코더부(101)에 의해 발생된 제어신호에 의해 지정되고, 상기 독출된 타스크마이크로명령의 명령코드에 의해 지정된 기본입출력처리동작의 실행에 필요한 레지스터기능을 달성할 수 있는 복수의 레지스터로 이루어지는 레지스터군(305)와, 내부버스(316, 317, 318)를 통해서 상기 레지스터군(305)에 접속되고, 상기 타스크디코더부(101)에 의해 발생된 제어신호에 의해 지정된 레지스터군(305)의 레지스터로부터의 데이터에 따라 논리연산을 실행하는 논리연산유니트(308)를 가지는 입출력연산부(102)와, (d) 독출된 레지스터타스크마이크로명령의 핀지정코드에 의해 발생되는 제어신호의 제어하에 최소한 하나의 입출력핀(105', 106')을 선택하고, 선택된 핀을 상기 타스크디코더부(101) 또는 상기 입출력연산부(102)에 접속하는 입출력핀셀렉터(107)로 이루어지는것을 특징으로 하는 펄스입출력처리장치.
제1항에 있어서, 상기 기본입출력처리동작에는 상기 입출력연산부(102)의 레지스터군(305)중 독출된 타스크마이크로명령에 의해 카운터/타이머로서 지정된 레지스터가 외부 또는 내부클록을 계수하고, 그 내용을 인크리멘트하는 프리러닝카운터/타이머동작(FRC)이 포함되는 것을 특징으로 하는 펄스입출력처리장치.
제2항에 있어서, 상기 타스크마이크로명령에 의해 지정된 입출력핀(105', 106')을 통해서 외부로부터 부여되는 게이트제어신호가 존재할때만, 상기 지정된 레지스터가 외부 또는 내부클륵을 계수하는 것을 특징으로 하는 펄스입출력처리장치.
제1항에 있어서, 상기 기본입출력처리동작에는 상기 입출력연산부(102)의 레지스터군(305)중 독출된 타스크마이크로명령에 의해 카운터/타이머로서 지정된 레지스터가 외부 또는 내부클록을 계수하고, 업카운트제어신호가 존재할때는 그 레지스터의 내용을 인크리멘트하며, 또 다운카운트제어신호가 존재할때에는 디크리멘트하는 업-다운카운터/타이머동작(UDC)이 포함되고, 상기 업카운트 및 다운카운트제어신호는 상기 타스크마이크로명령에 의해 지정된 입출력핀(105', 106')을 통해서 외부로부터 부여되는 것을 특징으로 하는 펄스입출력 처리장치.
제1항에 있어서, 상기 기본입출력처리동작에는 상기 입출력연산부(102)의 레지스터군(305)중 독출된 타스크마이크로명령에 의해 카운터/타이머로서 지정된 레지스터는 리세트신호가 존재하지 않을 때에는 그내용을 그때까지의 값으로 유지하고, 또 리세트신호가 존재할 때에는 소정의 리세트치로 변화시키는 리세트동작(RES)이 포함되고, 상기 리세트신호는 상기 타스크마이크로명령에 의해 지정된 입출력핀(105', 106')을 통해서 외부로부터 부여되는 것을 특징으로 하는 펄스입출력처리장치.
제1항에 있어서, 상기 기본입출력처리동작에는 독출된 타스크마이크로명령에 의해 지정된 입출력핀(105', 106')을 통해서 외부로부터 샘플링신호가 부여되었을때, 상기 입출력연산부(102)의 레지스터군(305)중 상기 타스크마이크로명령에 의해 카운터/타이머로서 지정된 레지스터의 내용을 상기 입출력연산부(102)의 레지스터군(305)중 상기 타스크마이크로명령에 의해 캡쳐레지스터로서 지정된 또 하나의 레지스터에 전송하는 캡쳐동작(CPT)이 포함되는 것을 특징으로 하는 펄스입출력처리장치.
제1항에 있어서, 상기 기본입출력처리동작에는 상기 입출력연산부(102)의 레지스터군(305)중 독출된 타스크마이크로명령에 의해 카운터/타이머로서 지정된 레지스터의 내용과, 상기 입출력연산부(102)의 레지스터군(305)중 상기 타스크마이크로명령에 의해 콤페어레지스터로서 지정된 또 하나의 레지스터의 내용을 비교하고, 그 비교결과에 의거하여 출력을 발생하는 콤페어동작(CMP)을 포함하는 것을 특징으로 하는 펄스입출력처리장치.