JPH0476127B2 - - Google Patents
Info
- Publication number
- JPH0476127B2 JPH0476127B2 JP61175011A JP17501186A JPH0476127B2 JP H0476127 B2 JPH0476127 B2 JP H0476127B2 JP 61175011 A JP61175011 A JP 61175011A JP 17501186 A JP17501186 A JP 17501186A JP H0476127 B2 JPH0476127 B2 JP H0476127B2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- port
- data
- cpu
- serial signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、CPUで抑制され、時間管理された
シリアル信号を送出するタイマー回路に関する。
シリアル信号を送出するタイマー回路に関する。
第３図はこの種のタイマー回路の従来例を含む
マイクロコンピユータのブロツク図、第４図は
CPU１の命令のシーケンス図、第５図はシリア
ル信号のフオーマツト図である。
マイクロコンピユータのブロツク図、第４図は
CPU１の命令のシーケンス図、第５図はシリア
ル信号のフオーマツト図である。
このタイマー回路は、シリアル信号を構成する
パルスの時間とレベルがそれぞれCPU１からデ
ータバス５により設定されるカウンタ４とポート
３から構成されている。この場合、第５図に示す
ように、シリアル信号の値“０”は時間Ｔのハイ
レベルとそれに続くロウレベルで表わされ、値
“１”は時間Ｔのハイレベルとそれに続く時間2T
のロウレベルで表わされる。このシリアル信号を
タイマー回路にセツトするには、第４図に示すよ
うに、まず最初の命令サイクルで、アドレスバス
８、アドレスデコーダ７を介してポート３を選択
し、“１”または“０”をセツトし、次の命令サ
イクルでカウンタ４を選択し、Ｔまたは2Tに相
当する値をセツトする。
パルスの時間とレベルがそれぞれCPU１からデ
ータバス５により設定されるカウンタ４とポート
３から構成されている。この場合、第５図に示す
ように、シリアル信号の値“０”は時間Ｔのハイ
レベルとそれに続くロウレベルで表わされ、値
“１”は時間Ｔのハイレベルとそれに続く時間2T
のロウレベルで表わされる。このシリアル信号を
タイマー回路にセツトするには、第４図に示すよ
うに、まず最初の命令サイクルで、アドレスバス
８、アドレスデコーダ７を介してポート３を選択
し、“１”または“０”をセツトし、次の命令サ
イクルでカウンタ４を選択し、Ｔまたは2Tに相
当する値をセツトする。
カウンタ４が時間データを計数し終ると、制御
信号バス６よりCPU１へ割り込み信号を送る。
これにより、CPU１は再び前述した命令を実行
し、ポート３、カウンタ４のデータを更新する。
以後この動作を繰り返して、シリアル信号が送出
される。
信号バス６よりCPU１へ割り込み信号を送る。
これにより、CPU１は再び前述した命令を実行
し、ポート３、カウンタ４のデータを更新する。
以後この動作を繰り返して、シリアル信号が送出
される。
上述した従来のタイマー回路は、カウンタとポ
ートは別々に設けられてアドレスが異なり、シリ
アルデータを１データ設定するのに２つの命令が
必要なため、以下に示すような欠点がある。
ートは別々に設けられてアドレスが異なり、シリ
アルデータを１データ設定するのに２つの命令が
必要なため、以下に示すような欠点がある。
ポートにデータがセツトされた時間とカウン
タにデータがセツトされた時間が１命令分ずれ
てしまうので、カウンタに設定される値に補正
を加えなければならない。
タにデータがセツトされた時間が１命令分ずれ
てしまうので、カウンタに設定される値に補正
を加えなければならない。
また、ポートとカウンタへ何度もデータをセ
ツトしなければならないため、プログラム容量
が大きい場合はよいが、小さいと必らず問題と
なつて来ると同時に、最近のマイクロコンピユ
ータ等は高速動作を要求されているためシリア
ル信号出力のために、それほど時間をかけられ
ない。
ツトしなければならないため、プログラム容量
が大きい場合はよいが、小さいと必らず問題と
なつて来ると同時に、最近のマイクロコンピユ
ータ等は高速動作を要求されているためシリア
ル信号出力のために、それほど時間をかけられ
ない。
ポートとカウンタはそれぞれ別のアドレスを
有するのでアドレスレコーダが大きくなると同
時に、もしポートに送るデータとカウンタに送
るデータを蓄えておかなければならないときに
は、別々のレジスタが必要となり、レジスタが
増加してしまう。
有するのでアドレスレコーダが大きくなると同
時に、もしポートに送るデータとカウンタに送
るデータを蓄えておかなければならないときに
は、別々のレジスタが必要となり、レジスタが
増加してしまう。
本発明のタイマー回路は、カウンタとポートが
一体化され、同一アドレスが付与されていること
を特徴とする。
一体化され、同一アドレスが付与されていること
を特徴とする。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明のタイマー回路の一実施例を含
むマイクロコンピユータのブロツク図、第２図は
CPU１の命令のシーケンス図である。第３図中
と同番号のものは同じものを示す。
むマイクロコンピユータのブロツク図、第２図は
CPU１の命令のシーケンス図である。第３図中
と同番号のものは同じものを示す。
ポート３とカウンタ４は一体化されタイマー回
路２として一つのアドレスを有し、CPU１から
１命令で、シリアル信号のレベルデータと時間デ
ータがそれぞれ書込まれる。従来例と同様に、こ
れらのデータはCPU１から更新され、ポート３
はシリアル信号を出力する。
路２として一つのアドレスを有し、CPU１から
１命令で、シリアル信号のレベルデータと時間デ
ータがそれぞれ書込まれる。従来例と同様に、こ
れらのデータはCPU１から更新され、ポート３
はシリアル信号を出力する。
以上説明したように本発明は、カウンタとポー
トを一体化し、同一のアドレスを付与することに
より、以下に示す効果がある。
トを一体化し、同一のアドレスを付与することに
より、以下に示す効果がある。
シリアル信号の時間データと出力データが一
命令で同時に設定されるので、従来のように時
間データを補正する必要がない。
命令で同時に設定されるので、従来のように時
間データを補正する必要がない。
データのセツトが従来より１命令少ない１命
令で済むためプログラムサイズが小さくなり、
その結果必要ならば他の命令の実行が可能とな
り、マイクロプロセツサの高速動作が可能とな
る。
令で済むためプログラムサイズが小さくなり、
その結果必要ならば他の命令の実行が可能とな
り、マイクロプロセツサの高速動作が可能とな
る。
ポートとカウンタのアドレスを同じにしたこ
とにより、アドレスデコーダの回路規模を小さ
くできる。
とにより、アドレスデコーダの回路規模を小さ
くできる。
従来例のように、ポートに送るデータとカウ
ンタに送るデータを別々に蓄えておく必要がな
くなり、１つのレジスタに持つこともでき、レ
ジスタを減らすこともできる。
ンタに送るデータを別々に蓄えておく必要がな
くなり、１つのレジスタに持つこともでき、レ
ジスタを減らすこともできる。
第１図は本発明のタイマー回路の一実施例を含
むマイクロコンピユータのブロツク図、第２図は
CPU１の命令シーケンス図、第３図は従来例の
ブロツク図、第４図はCPU１の命令シーケンス
図、第５図はシリアル信号のフオーマツト図であ
る。 １……CPU、２……タイマー回路、３……ポ
ート、４……カウンタ、５……データバス、６…
…制御信号バス、７……アドレスデコーダ、８…
…アドレスバス。
むマイクロコンピユータのブロツク図、第２図は
CPU１の命令シーケンス図、第３図は従来例の
ブロツク図、第４図はCPU１の命令シーケンス
図、第５図はシリアル信号のフオーマツト図であ
る。 １……CPU、２……タイマー回路、３……ポ
ート、４……カウンタ、５……データバス、６…
…制御信号バス、７……アドレスデコーダ、８…
…アドレスバス。
Claims (1)
- 【特許請求の範囲】 １ シリアル信号を構成するパルスの時間とレベ
ルのデータがCPUからそれぞれ設定されるカウ
ンタとポートからなり、カウンタが設定されたデ
ータを計数し終ると、ポートより順次シリアル信
号が出力されるとともにカウンタとタイマのデー
タがCPUからそれぞれ更新されるプログラム制
御のタイマー回路において、 前記のカウンタとポートが一体化され、同一ア
ドレスが付与されていることを特徴とするタイマ
ー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61175011A JPS6330921A (ja) | 1986-07-24 | 1986-07-24 | タイマ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61175011A JPS6330921A (ja) | 1986-07-24 | 1986-07-24 | タイマ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6330921A JPS6330921A (ja) | 1988-02-09 |
| JPH0476127B2 true JPH0476127B2 (ja) | 1992-12-02 |
Family
ID=15988655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61175011A Granted JPS6330921A (ja) | 1986-07-24 | 1986-07-24 | タイマ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6330921A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5123804A (en) * | 1990-06-15 | 1992-06-23 | Tokyo Electron Sagami Limited | Horizontal/vertical conversion handling apparatus |
-
1986
- 1986-07-24 JP JP61175011A patent/JPS6330921A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6330921A (ja) | 1988-02-09 |
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