JPS5819905A - シ−ケンスコントロ−ラの計数装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は高速計数制御動作を行うことが可能なストアー
ドプログラム方式のシーケンスコントローラの改良に関
する。

昨今のシーケンスコントローラは制御装置に信頼性、小
型、製作が簡単、省エネルギー等多くの利点をもたらし
各種産業設備の自動化に多く利用されている。

又このシーケンスコントローラは論理演算のみでな′＜
、タイマ、カラどタ等７−ケンス制御でよく使われる機
能を持ったものも多く、ある。

しかしながらこのシーケンスコントローラはブロクラム
メモリの命令情報をサイクリックに読出し演算制御回路
で演算処理を行う為、サイクリックの１周期に要°する
時間（ｌスキャニング時間）内の入力信号の変化に応答
できず特にカウンタの高速計数制御動作ができないとい
う問題点があった。

本発明は上記、の問題点を解決すべぐなされたものでプ
ログラムカウンタのスキャニング時間に関係な゛く高速
計数制御動作ができるシーケンスコントローラを提供す
゛るものである。

以下本発明の一実°施例を図面第１図乃至第４ノドロー
ラ゛のプロしり図で各種シーケンス食合を記憶したプロ
グラムメモ１月１と前記プログラムメモ１月１をサイク
リックに読出すだめのプログラムカウンタ１０と読出さ
れた命令を解読し、所定、の演算を行い各回路部に所定
のクロック信号を発振する演算制御回路１２と、被制御
装置の入出力機器とのインター・フェース（取合い）を
行っている入出力回路１３と、前記演算制御回路１２と
入出力回路１．３間の信号の伝送を行うデータバス１４
から構成される。

以上のよう、な構成のシーケンス制御部ｌにデータバス
１４を・介して門↑数装置が設けられている。

計数′入力回路、２は入力機器の計数信号を入力端子Ｉ
ＮＫ入力し、シーケンスコントローラの信号レペーに変
換する。該計数入力回路、？の出力は計数回路３．に送
られ計数されていく。同、啼計Ｍ路３は加算式、減算式
、カー算式いずれでもよい。尚また計数回路３は前記プ
ログラムメモリ１１の命令情報に基づいてリセットされ
る。′ 設定値記憶回路５は前記プログラム、メモ１月１の命令
情報に基づいて計数回路３のプリセット値を記憶する回
路でデータバス１４を介して行われる。

一致回路４は設定値記憶回路５の値と計数回路、３の計
数値を常に比較しており同じ値になった時出力信号を出
力記憶回路６へ送る。

この出力記憶回路６は記憶した信号を被制御装置へ出力
するもので実施例の詳細”を第２図に示す。

Ｍは記憶回路でＳ”はセット信号大刀端子で信号ヶ与え
られると出力端子”Ｑ”へ出力信号を発生し記憶する。

又”Ｒ”、はリセット信号入力端子で信号を与えると反
転出力端子”Ｑ″へ出力信〜号が発生し記憶する。

すなわち、一致回路４よ゛り一致信号が出力されふと記
憶回路Ｍはその出力端子Ｑに出力を発生し記憶する。

一方、プログラムメモリ１１の命令情報に基づいてデー
タバス１４を介し記憶回路Ｍにリセット信号を送出する
と記憶回路Ｍの出力″Ｑ”の反転出力端子“Ｑ”の出力
は出力回路６０を介し被制御装置へ出力される。

ここで第３図、第４図を用いて従来の一般的な７−ケン
スコントローラの持つカウンタの動に゛　　　− 糾・いて述べる。

第３図は゛プログラムメモリ１１をプログラム力　。

ウンタ１０がスキャニングしている状態を表わした模擬
的ブロツク図でプログラムメモリ１１のアドレスは０−
ｍ番地、１スキヤニングする時間をｔ凱゛アドレスｎ〜
ｎ＋３には第４図に示すカウンタの命令情報が記憶され
ている例を示している。

は入出力回路Ｉ３の１２番地に接続されている入力信号
を計数するようにする命令である。また”　８ＴＲ３５
”は同様に３５番地の入力信号でカウンタをリセットす
る命令、”０ＮＴｌ”はカウンタ番号１を指定する命令
、１５０”はカウンタの設定値で１５０カウントしたら
出力する動作を行う命令である。

し空しながらプログラムメモリの１つのアドレスな読出
し実行す“る時間はｌス隷ヤニング時間１秒のうちわず
かにし宥秒である為、を秒以上の信号が持続しないと入
力されないことがある。

即ち、計数入力信号はＯＮ状態７５；を秒、ＯＦＦ状態
必；を秒以上必要となり最大計数速度は１／２１Ｈｚ　
に規制されてしまう。

現在市場のシーケノ・スフ／トローラのスキャニング速
度は約２０　ｍｓ〜５０ｍ５が多く、カウンタの計数速
度に変換してみると１０〜２ｇＨｚのカウンタの計数速
度になる。

又、計数速度が計数許容速度内であっても入力１２番地
に１５０カウント目の入力がＯＮしそもプログラムカウ
ンタが他のアドレスを読出していれば直ちにカウントで
きずアドレスｎが読出されるまでカラ／りは出力されな
いので、最悪を秒の遅れが発生してしまう。

この様に計数速度と設定値の入力信号にはＯＮから出力
までの遅れがあり高速計数が必要とされる位置決め、定
寸制御には充分に対処することができないのが現状であ
る。而して本発明の計数装置の動作について述べる。

計数入力ＩＮは計数入力回路２に接続しである。この計
数入力回路２と計数回路３は“直結されているので任意
の計数速度に対応できるものである。

第５図はプログラムカウンタ１に記憶されているカウン
タ命令情報を示しており、”（３ＮＴ　１５０″が読出
されるとデータバスを介して設定値記憶回路５に’１５
０１Ｊの値を記憶させる。

一致回路４は計数四路３と設定値記憶回路５の値を常時
比較しており計数回路３の計数値がｒ１５０Ｊになると
直ちに出力記憶回路゛６へ出力信号を送出する。

出力記憶回路６は記憶回路Ｍと出力回路６０より構成さ
れ一致回路からの信号を記憶回路Ｍで記憶し出力回路間
を介し被制御装置へ出力信号として出力する。

記憶回路Ｍの出力信号端子Ｑは計数回路３の計数値と設
定値記憶回路５の設定値が一致したとき出力がＯＮ　Ｌ
、その反転出力信号端子Ｑの出力は逆にＯＦＦとなる動
作を行う。

尚、計数回路３がくり返し計数動作する場合は一致回路
４の出力信号を微分回路８を介して計数回路３のリセッ
ト端子に加えるようにしておけば良い。

又、“ＳΦＲ３５”が読出された時入力番号５がＯＮ　
していれば続いて読出される”Ｒ，８Ｔ　ＣＮＴ″によ
り演算制御回路の指示でデータバス１４を介し記憶Ｍが
リセットされる。すなわちリセット動作ハスキャニング
動作で処理されるのでスキャニングによる遅には樹じる
が出力記憶回路のリセット信あである為：多少の遅ｉは
問題ない二以上の様に本発明によれば計数入力回路、・
計数［回路、一致回路、出力記憶回路が各々専用回路に
なっておりへドアードブログラム式のシーケンスコント
ローラのスキャニング時間とは関係なく、実行される為
、′高−計数、が可能であり、位置決め、定寸制御等広
り分奸に応用できる効果を奏するものである。

【図面の簡単な説明】

第１図は本発明のシ“−ケンスフ／トローラノー実施例
を示すブロック図。 第２図は出力記憶！、路の具体的−例を示すブロック図
。 第３図は少ログラムカウンタとプログラムカウンタ°の
内部構成を示″すブロック図。 第４図及び第５図はプログラムメ舌すに記憶されている
プロゲラ台の内容暫示す図。　。 、１　シーケンス制御部、３・・・計数回路、５　設定
値記憶回路、６・・・出力１己憶回路、１４・・・デー
タバス。 Ａ 第１図 第２図 第３図　　第４図 ■ 第５図

Claims (1)

【特許請求の範囲】
1. プログラムを記憶するプログラムメモリと、このプログ
   ラムメモリの番坤指定を行うプログラムカウンタと、上
   記プログラムメモリから読出しだ命令を解読、演算する
   演算回路と、外部被制御系よりの・入力及び演算回路よ
   りの外部被制御系への出力をインターフェイスする入出
   力回路を備えたシーケンスコントローラにおいて、上記
   入出力回路と別に外部制御系からの計数信号を入力する
   計数入力回路と、この計数入力回路の出力を計数する計
   数回路と、前記プログラムメモリの命令に従い演算部よ
   り出力されるデータを記憶する設定値記憶回路と、この
   設定値記憶回路と前記計数回路の計数値の一致を検出す
   る一致回路と、この一致回路から出力される一致信号を
   記憶し出力する出力記憶回路から成り、前記出力記憶回
   路を演算回路より操作をできるようにし高速計数制御を
   可能としたことを特徴とするシーケンスコントローラの
   計ｈｉｔｓ。