JPS6244837A - プログラム制御装置 - Google Patents
プログラム制御装置Info
- Publication number
- JPS6244837A JPS6244837A JP18624185A JP18624185A JPS6244837A JP S6244837 A JPS6244837 A JP S6244837A JP 18624185 A JP18624185 A JP 18624185A JP 18624185 A JP18624185 A JP 18624185A JP S6244837 A JPS6244837 A JP S6244837A
- Authority
- JP
- Japan
- Prior art keywords
- time
- system timer
- internal register
- control device
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Executing Machine-Instructions (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、自動制御用に使用されるプログラム制御装
置に関する。
置に関する。
第２図は、従来のこの種のプログラム制御装置を示した
もので、１は中央演算処理装置（ＣＰＵ）である。この
中央演算処理装置ｌはバス２によりプログラムメモリ３
、データメモリ４、図示しない入出力装置等に接続され
ており、プログラムの実行に必要なプログラム情報をプ
ログラムメモリ３と、プログラム実行のための入出力情
報をデータメモリ４及び入出力装置とバス２を介してイ
ンターフェースしている。また、中央演算処理装置１は
プログラム実行周期を管理するシステムタイマ６と接続
されている。このシステムタイマ６は予め設定された時
間（サイクルタイム）ｔｌ毎に信号を発生し中央演算処
理装置１に一定時間が経過したことを報知する動作をす
る。５はアキュムレータを示している。
もので、１は中央演算処理装置（ＣＰＵ）である。この
中央演算処理装置ｌはバス２によりプログラムメモリ３
、データメモリ４、図示しない入出力装置等に接続され
ており、プログラムの実行に必要なプログラム情報をプ
ログラムメモリ３と、プログラム実行のための入出力情
報をデータメモリ４及び入出力装置とバス２を介してイ
ンターフェースしている。また、中央演算処理装置１は
プログラム実行周期を管理するシステムタイマ６と接続
されている。このシステムタイマ６は予め設定された時
間（サイクルタイム）ｔｌ毎に信号を発生し中央演算処
理装置１に一定時間が経過したことを報知する動作をす
る。５はアキュムレータを示している。
今、函数演算命令が、伝達函数Ｇ、
Ｇ＝Ｋ （１＋ ） ・・・・・・・・・・
（１）のＰＩ命令であったとすると、プログラム周期毎
の出力Ｙｎは、 Ｙｎ＝ＫＩＸＸｎ＋Ｉｎ・・・・・・・・・・（２）こ
こで、Ｋ１ニゲイン、Ｘｎ：今回入力、■ｎ：積分出力
、 ｌｎ＝Ｉｎ ＋ΔＴｘＫ２ （Ｘｎ＋Ｘｎ ）ＸＩ
／２ＸＴ１・・・・・・・・・・（３）ここで、１ｎ
：前回積分値、ΔＴ、サンプリグ時間、Ｔ１：積分時間
、Ｘｎ ：前 回入力、Ｋｌゲイン 上記従来の装置では、この函数演算命令（ＰＩ命令）の
実行に必要な定数に１、Ｋ２、Ｔ１は予めデータメモリ
４内にｒｌ、Ｔ２、Ｔ３として格納されている。プログ
ラム実行能力で決定されるサンプリング時間ΔＴも同じ
＜Ｔ４としてデータメモリ４内に予め格納されており、
命令の実行に際して中央演算処理装置１に転送される。
（１）のＰＩ命令であったとすると、プログラム周期毎
の出力Ｙｎは、 Ｙｎ＝ＫＩＸＸｎ＋Ｉｎ・・・・・・・・・・（２）こ
こで、Ｋ１ニゲイン、Ｘｎ：今回入力、■ｎ：積分出力
、 ｌｎ＝Ｉｎ ＋ΔＴｘＫ２ （Ｘｎ＋Ｘｎ ）ＸＩ
／２ＸＴ１・・・・・・・・・・（３）ここで、１ｎ
：前回積分値、ΔＴ、サンプリグ時間、Ｔ１：積分時間
、Ｘｎ ：前 回入力、Ｋｌゲイン 上記従来の装置では、この函数演算命令（ＰＩ命令）の
実行に必要な定数に１、Ｋ２、Ｔ１は予めデータメモリ
４内にｒｌ、Ｔ２、Ｔ３として格納されている。プログ
ラム実行能力で決定されるサンプリング時間ΔＴも同じ
＜Ｔ４としてデータメモリ４内に予め格納されており、
命令の実行に際して中央演算処理装置１に転送される。
また、システムタイマ６に設定する」二記サイクルタイ
ムｔ１もデータメモリ４内に格納されている。
ムｔ１もデータメモリ４内に格納されている。
このように、従来は、サイクルタイムｔ１−ΔＴ１を他
の時間データとともにデータメモリ内にを必要とする場
合には不必要な手間を要するだけでなく、１部の修正漏
れによりサイクルタイム値が異なる場合には積分時間Ｔ
Ｉの誤差となって現れる他、他の雑多な定数と混在して
格納されているので誤操作等による設定誤りが発生する
確率が高くなるという問題があった。
の時間データとともにデータメモリ内にを必要とする場
合には不必要な手間を要するだけでなく、１部の修正漏
れによりサイクルタイム値が異なる場合には積分時間Ｔ
Ｉの誤差となって現れる他、他の雑多な定数と混在して
格納されているので誤操作等による設定誤りが発生する
確率が高くなるという問題があった。
この発明は上記した問題を解消するためになされたもの
で、時間管理の時間設定値の設定・変更ミスに起因する
演算誤差の発生を防止することができるプログラム制御
装置を得ることを目的とする。
で、時間管理の時間設定値の設定・変更ミスに起因する
演算誤差の発生を防止することができるプログラム制御
装置を得ることを目的とする。
この発明は上記目的を達成するため、システムタイマの
時間設定値を中央演算処理装置の内部レジスタに設定し
、該時間設定値を命令実行に要する周期時間として利用
する構成としたものである。
時間設定値を中央演算処理装置の内部レジスタに設定し
、該時間設定値を命令実行に要する周期時間として利用
する構成としたものである。
この発明では、システムタイマの時間設定値と命令実行
に用いられるサンプリング時間等の周期時間が常に同一
であるので、時間管理の時間設定値の設定・変更ミスを
防止することがてきる。
に用いられるサンプリング時間等の周期時間が常に同一
であるので、時間管理の時間設定値の設定・変更ミスを
防止することがてきる。
第１図はこの発明の一実施例を示したもので、中央演算
処理装置１の内部メモリ群すなわち内部レジスタ７に、
システムタイマ６に設定する時間設定値ｔ１を格納して
いる点において従来のものと相違する。
処理装置１の内部メモリ群すなわち内部レジスタ７に、
システムタイマ６に設定する時間設定値ｔ１を格納して
いる点において従来のものと相違する。
この構成では、システムタイマ６に設定するサイクルタ
イムも、函数演算命令の実行に必要なサンプリング時間
も時間ｔ１として内部レジスタ７から読出し利用するこ
とができるため、サイクルタイムとサンプリング時間と
が常に一致する。
イムも、函数演算命令の実行に必要なサンプリング時間
も時間ｔ１として内部レジスタ７から読出し利用するこ
とができるため、サイクルタイムとサンプリング時間と
が常に一致する。
このため、サイクルタイムの変更が発生した場合にも、
内部レジスタ７に格納する時間ｔ１を変更するだけでよ
く、設定誤りによる誤演算を防ぐことができる。また、
データメモリ４とは独立したメモリを用いるので、該デ
ータメモリ４を節約することができる上、誤操作の影響
を受ける確率が低下する。
内部レジスタ７に格納する時間ｔ１を変更するだけでよ
く、設定誤りによる誤演算を防ぐことができる。また、
データメモリ４とは独立したメモリを用いるので、該デ
ータメモリ４を節約することができる上、誤操作の影響
を受ける確率が低下する。
この発明は以上説明した通り、システムタイマに設定す
る時間設定値を中央演算処理装置の内部レジスタに格納
しておき、該設定値を命令の実行に必要な周期時間とし
て利用する構成としたことにより、従来、該周期時間の
変更に起因して発生する恐れのあった誤演算や誤操作に
起因して発生する恐れのあった誤設定等を防止すること
ができ、従来に比し保守性を高めることができる。
る時間設定値を中央演算処理装置の内部レジスタに格納
しておき、該設定値を命令の実行に必要な周期時間とし
て利用する構成としたことにより、従来、該周期時間の
変更に起因して発生する恐れのあった誤演算や誤操作に
起因して発生する恐れのあった誤設定等を防止すること
ができ、従来に比し保守性を高めることができる。
第１図はこの発明の実施例を示すブロック図、第２図は
従来のプログラム制御装置のブロック図である。 図において、１−中央演算処理装置、２−バス、３−プ
ログラムメモリ、４−データメモリ、６−システムタイ
マ、７−・内部レジスタ。 なお、図中、同一符号は同一または相当部分を示す。
従来のプログラム制御装置のブロック図である。 図において、１−中央演算処理装置、２−バス、３−プ
ログラムメモリ、４−データメモリ、６−システムタイ
マ、７−・内部レジスタ。 なお、図中、同一符号は同一または相当部分を示す。
Claims (1)
- 予め格納されたメモリ内容に基づき所定のプログラムを
実行して制御機能を行うプログラム制御装置において、
プログラム実行周期を一定に管理するシステムタイマの
時間設定値が中央演算処理装置の内部レジスタに設定さ
れ、該時間設定値が命令実行に要する周期時間として利
用されることを特徴とするプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18624185A JPS6244837A (ja) | 1985-08-22 | 1985-08-22 | プログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18624185A JPS6244837A (ja) | 1985-08-22 | 1985-08-22 | プログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6244837A true JPS6244837A (ja) | 1987-02-26 |
Family
ID=16184818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18624185A Pending JPS6244837A (ja) | 1985-08-22 | 1985-08-22 | プログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6244837A (ja) |
-
1985
- 1985-08-22 JP JP18624185A patent/JPS6244837A/ja active Pending
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