JPH01135554U - - Google Patents

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JPH01135554U
JPH01135554U JP2990788U JP2990788U JPH01135554U JP H01135554 U JPH01135554 U JP H01135554U JP 2990788 U JP2990788 U JP 2990788U JP 2990788 U JP2990788 U JP 2990788U JP H01135554 U JPH01135554 U JP H01135554U
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JP
Japan
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register
instruction
next instruction
arithmetic
holds
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JP2990788U
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  • Debugging And Monitoring (AREA)
  • Advance Control (AREA)

Description

【図面の簡単な説明】
第１図はこの考案の一実施例による情報処理制
御装置を説明するための図、第２図は従来の情報
処理制御装置を説明するための図である。 １は命令先取りキユーレジスタ、２は次命令レ
ジスタ、３は命令レジスタ、４は演算制御部、５
は演算処理部、６は入力データレジスタ、７は比
較器、８はオア回路である。なお、図中、同一あ
るいは相当部分には同一符号を付して示してある
。

Claims (1)

    【実用新案登録請求の範囲】
  1. 順次実行すべき命令をあらかじめ取り込み待行
    列に格納する命令先取りキユーレジスタとこの命
    令先取りキユーレジスタから出力されたデータを
    次に実行すべき命令として保持する次命令レジス
    タと次の命令サイクルでこの出力を格納し、現在
    実行中の命令として保持する命令レジスタと、命
    令先取りキユーレジスタと次命令レジスタの出力
    から演算制御信号を生成する演算制御部と、この
    演算制御信号に従つて演算処理を行い、また、ブ
    レーク等の割込み処理をも行う演算処理部とから
    なる情報処理装置において、外部より入力したデ
    ータを保持する入力データレジスタと、この入力
    データレジスタの内容と次命令レジスタの内容を
    比較する比較器と、比較した結果が等しい場合に
    その情報をブレーク信号として出力し、外部より
    はいるブレーク信号と論理和を取つて演算処理部
    に伝える回路からなる構成を取ることによつて、
    入力データレジスタに外部から設定したデータと
    同一の命令を実行する直前に、命令の実行を停止
    することを特徴とした情報処理制御装置。
JP2990788U 1988-03-07 1988-03-07 Pending JPH01135554U (ja)

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JP2990788U JPH01135554U (ja) 1988-03-07 1988-03-07

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JP2990788U JPH01135554U (ja) 1988-03-07 1988-03-07

Publications (1)

Publication Number Publication Date
JPH01135554U true JPH01135554U (ja) 1989-09-18

Family

ID=31254522

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2990788U Pending JPH01135554U (ja) 1988-03-07 1988-03-07

Country Status (1)

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JP (1) JPH01135554U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03130841A (ja) * 1989-10-17 1991-06-04 Nec Ic Microcomput Syst Ltd マイクロコンピュータ開発支援装置

Cited By (1)

* Cited by examiner, † Cited by third party
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JPH03130841A (ja) * 1989-10-17 1991-06-04 Nec Ic Microcomput Syst Ltd マイクロコンピュータ開発支援装置

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