JPS6452063U - - Google Patents

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JPS6452063U
JPS6452063U JP14555487U JP14555487U JPS6452063U JP S6452063 U JPS6452063 U JP S6452063U JP 14555487 U JP14555487 U JP 14555487U JP 14555487 U JP14555487 U JP 14555487U JP S6452063 U JPS6452063 U JP S6452063U
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JP
Japan
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microprogram
processing unit
central processing
interrupt
input
Prior art date
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Pending
Application number
JP14555487U
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English (en)
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Publication date
Application filed filed Critical
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Publication of JPS6452063U publication Critical patent/JPS6452063U/ja
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Description

【図面の簡単な説明】
第１図はこの考案の一実施例によるデータ処理
装置を説明するための図、第２図は従来のデータ
処理装置を説明するための図である。 図中、１は主メモリ、２は中央処理装置、３は
入出力チヤネル、４はメモリバス、５はデータバ
ス、２０は汎用レジスタ、２１はメモリアドレス
レジスタ、２２はメモリデータレジスタ、２３は
演算処理部、２４はステータスレジスタ、２５は
マイクロプログラム制御部、２６はマイクロプロ
グラムメモリ、２７はマイクロ命令レジスタ、２
８はサーチアドレスレジスタ、２９は比較器であ
る。なお、図中、同一符号は同一または相当部分
を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. マイクロプログラム制御方式の中央処理装置と
    入出力チヤネルを有するデータ処理装置において
    、中央処理装置内の主メモリの指定アドレス位置
    へのデータ読み出し及びデータ書込みを検知し割
    込みを発生する回路と、主メモリ及び中央処理装
    置内の汎用レジスタと制御用レジスタの内容を入
    出力チヤネルを介して出力するマイクロプログラ
    ムを格納した制御メモリと、上記割込みを受けて
    上記マイクロプログラムの先頭番地へ飛ばせる手
    段とを有することを特徴とするデータ処理装置。
JP14555487U 1987-09-24 1987-09-24 Pending JPS6452063U (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP14555487U JPS6452063U (ja) 1987-09-24 1987-09-24

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14555487U JPS6452063U (ja) 1987-09-24 1987-09-24

Publications (1)

Publication Number Publication Date
JPS6452063U true JPS6452063U (ja) 1989-03-30

Family

ID=31414245

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14555487U Pending JPS6452063U (ja) 1987-09-24 1987-09-24

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JP (1) JPS6452063U (ja)

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