JPS6452064U - - Google Patents

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JPS6452064U
JPS6452064U JP14555387U JP14555387U JPS6452064U JP S6452064 U JPS6452064 U JP S6452064U JP 14555387 U JP14555387 U JP 14555387U JP 14555387 U JP14555387 U JP 14555387U JP S6452064 U JPS6452064 U JP S6452064U
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JP
Japan
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microprogram
processing unit
interrupt
input
processing device
Prior art date
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Pending
Application number
JP14555387U
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Publication date
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Priority to JP14555387U priority Critical patent/JPS6452064U/ja
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Description

【図面の簡単な説明】
第１図はこの考案の一実施例によるデータ処理
装置を説明するための図、第２図は従来のデータ
処理装置を説明するための図である。 図中、１は主メモリ、２は中央処理装置、３は
入出力チヤネル、４はメモリバス、５はデータバ
ス、２０は汎用レジスタ、２１はメモリアドレス
レジスタ、２２はメモリデータレジスタ、２３は
演算処理部、２４はステータスレジスタ、２５は
マイクロプログラム制御部、２６はマイクロプロ
グラムメモリ、２７はマイクロ命令レジスタ、２
８はデコーダである。なお、図中、同一符号は同
一又は相当部分を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. マイクロプログラム制御方式の中央処理装置と
    入出力チヤネルを有するデータ処理装置において
    、ブランチ命令を実行したことを検知し割込を発
    生する回路と、主メモリ及び中央処理装置内の汎
    用レジスタと制御用レジスタの内容を入出力チヤ
    ネルを介して出力するマイクロプログラムを格納
    した制御メモリと、上記割込みを受けて上記マイ
    クロプログラムの先頭番地へ飛ばせる手段を有す
    ることを特徴とするデータ処理装置。
JP14555387U 1987-09-24 1987-09-24 Pending JPS6452064U (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP14555387U JPS6452064U (ja) 1987-09-24 1987-09-24

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14555387U JPS6452064U (ja) 1987-09-24 1987-09-24

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Publication Number Publication Date
JPS6452064U true JPS6452064U (ja) 1989-03-30

Family

ID=31414243

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14555387U Pending JPS6452064U (ja) 1987-09-24 1987-09-24

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JP (1) JPS6452064U (ja)

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