JPH0473167B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置のタイマ機構に係り、特
に、複数の制御装置からの指示に応じて、多数の
タイマを同時に設定することが可能なタイマ機構
に関する。

〔従来の技術〕

多数の使用者に対する処理を時分割多重で実行
するTSSシステムの情報処理装置、又は多数の
通信回線を時分割多重で制御する通信制御処理装
置等では、TSSの各使用者あるいは通信を行つ
ている各回線毎に複数種類ずつのタイマを同時に
かけることがある。これらのタイマは、各種の時
間監視あるいは遅延処理などの目的で使用され
る。

従来、これらのタイマ機能は、情報処理装置上
で走行するソフトウエアにより実現されることが
多かつたが、タイマ処理のためのソフトウエアの
負荷が大きい等の問題があつた。

また、情報処理装置の処理能力を向上させるた
めに、中央処理装置、入出力処理装置等の制御装
置を複数台設けてマルチプロセツサ構成とする方
式が一般的に行われているが、このような方式に
おいて効率の良いタイマ機構を提供することが望
まれていた。

〔発明が解決しようとする問題点〕

本発明の目的は、複数の制御装置に接続され、
それらの制御装置が共通に使用可能であり、多数
の種類のタイマを同時に設定可能なタイマ機構を
提供することにある。

〔問題点を解決するための手段〕

本発明は、複数の制御装置に対して共通のタイ
マ制御部を設け、各制御装置から任意のタイマ値
を設定し、タイマアウト時に該タイマ制御部から
割込みを発生させるようにしたものである。

〔作用〕

多数のタイマの更新処理を一括してタイマ制御
部で行なうため、各制御装置における負担が減少
し、効率のよい制御が行なえる。

〔実施例〕

本発明のタイマ機構を備えた情報処理装置の一
実施例システム構成を第１図に示す。２台の中央
処理装置CPU（０）１，CPU(1)２は、記憶装置
MEM７を共有する密結合のマルチプロセツサ構
成であり、各々、記憶装置MEM７に格納されて
いるプログラムを読み出して実行する。また、デ
ータチヤネル装置DCH３を経由して入出力装置
IOD４を制御し、入出力動作を行う。以降、２台
の中央処理装置CPU（０）１及びCPU(1)２のいず
れか一方を指す場合に、中央処理装置CPUと略
記する。

タイマ制御部TMC５は本発明のタイマ機構で
あり、共通バス６を経由してCPU（０）１及び
CPU(1)２に接続され、これらのCPUからの指示
に応答してタイマの設定処理及びタイマの無効化
処理を行う。また、CPUとは独立に、一定周期
でタイマ更新処理を行い、設定されているタイマ
のタイムアウトを検出すると、CPU（０）１又は
CPU(1)２に割込みにより通知する。

タイマ制御語TCWの形式を第２図に示す。割
込み先指定フイールドは、タイムアウトを検出し
た場合に、CPU（０）１及びCPU(1)２のいずれに
割込みを発生するかを指定する。通常の使用方法
では、CPU（０）１が設定するタイマではCPU
（０）１に、CPU(1)２が設定するタイマはCPU(1)
２に割込みが発生するように指定するが、必ずし
もこれに従わなくともよい。例えば、１台の
CPUで実行中のプログラムが、一定時間後に他
のCPU上で走行する別のプログラムを起動させ
る場合には、一定時間後に他のCPUに対して割
込みが発生するようにタイマを設定しておけばよ
い。

TCWタイムレンジフイールドはTCWの有効性
及び、タイマの時間値の単位を指定する。タイマ
の時間値の単位としては、10ｍｓ、1s、1MINの
３種類のいずれかを指定できる。タイマ値フイー
ルドは、１〜256のタイマの時間値を指定し、all
“０”は最大値256を表わす。タイマ種別フイール
ドはプログラムが任意に設定するタイマの種類を
表わすもので、タイマ制御部５は特に意識せず、
単なるデータとして扱う。本フイールドは、プロ
グラムが設定した複数のタイマのいずれかがタイ
ムアウトしたとき、どのタイマがタイムアウトし
たのかをプログラムが識別するために必要であ
る。本フイールドの内容としては、例えば複数の
使用者に対する処理を時分割多重で実行する
TSSシステムの情報処理装置では使用者を識別
するための情報が含まれるし、複数の通信回線を
制御する通信制御処理装置では、通信回線を識別
する回線番号及び文字間監視タイマ、電文開始待
タイマ、電文終結待タイマ等のタイマの種類を識
別するための情報が含まれる。

タイマ制御部TMC５のブロツク構成を第３図
及び第４図に示す。TCM１０は、TCWを最大
1024個保持可能な1024語構成のRAM（ランダム
アクセスメモリ）であり、アドレスポインタレジ
スタとしてPTR２及びPTR３を持つ。

TAM１１は、TCWの空領域のアドレスを最
大1024個保持可能な1024語構成のRAMであり、
アドレスポインタレジスタとしてPTR１を持つ。
インターバルタイマ回路１２は、10ｍｓ、1s、
1MIN周期の基準信号を発生する回路である。タ
イマ制御回路１３は、TMC５全体の動作を制御
するマイクロプログラム制御方式の制御回路であ
り、その処理のフローチヤートを第５図及び第６
図に示す。

タイマの設定は、プログラムがタイマセツトの
出力命令を実行してタイマ制御語TCWを出力す
ることにより行う。これにより、CPUは共通バ
スの使用権を確保した後に共通バス上６にTCW
のデータを送出し、TMSET信号を“１”にす
る。するとタイマ制御部５は、タイマセツトの出
力命令処理を開始する。まず、PTR１の値をア
ドレスとしてTAM１１に格納されているTCM
１０の空領域のアドレスを１個読み出してPTR
２にセツトした後、PTR１の値を−１する。こ
れにより、TAM１１に登録されていた空領域ア
ドレスを１個だけ切り出したことになる。この空
領域アドレスをアドレスとして共通バス６上の
TCWをTCM１１に格納し、出力命令を終了させ
る。なお、初期状態では、TCM１０のすべての
アドレスの内容はall“０”であり、TAM１１に
は、０、…、1023の1024個の空領域アドレスが登
録されているものとする。

プログラムはタイマセツトの出力命令を実行し
てタイマを設定した後に、連続してPTR２読み
出しの入力命令を実行して、TCWが格納された
TCM１０のアドレスを読み出して記憶しておく。
この場合には、CPUからのPTR２RD信号が
“１”となり、タイマ制御回路１３はPTR２のデ
ータを共通バス６を経由してCPUへ転送する。

一度設定したタイマの無効化は、プログラムが
タイマキヤンセルの出力命令を実行して、無効化
するTCWの格納されているTCM１０のアドレス
を出力することにより行う。これによりCPUは
共通バス６上にTCM１０のアドレスを送出し、
TMCNCL信号を“１”にする。すると、タイマ
制御回路１３は、タイマキヤンセルの出力命令処
理を実行する。まず、共通バス６上のTCM１０
のアドレスをPTR２にセツトし、PTR２の値を
アドレスとしてTCM１０にall“０”のデータを
書き込む。次に、PTR１の値を＋１し、PTR１
の値をアドレスとして共通バス６上のTCMアド
レスをTAM１１に書き込む。これにより、
TCM１０内のTCWを無効化し、そのTCM１０
のアドレスをTAM１１に再度、登録したことに
なる。

次に、タイマ更新処理について説明する。

３種類の周期のインターバルタイマのいずれか
がタイマアウトして、インターバルタイマ回路１
２の出力信号10ｍｓ、1s又は1MIN信号がオンに
なると、Ｓ−ＲフリツプフロツプFF１FF２又は
FF３がセツトされ、ORゲートＧ３の出力信号
ITMOUT信号が“１”になる。すると、タイマ
制御回路１３は、タイマ更新処理を開始する。

最初に、ITMRS信号をONにしてFF１，FF２
及びFF３の出力信号をレジスタREG１にセツト
すると同時に、FF１，FF２及びFF３をリセツ
トする。次にPTR３に初期値０をセツトして、
TCM１０の走査を開始する。

まず、PTR３の値をアドレスとしてTCM１０
からTCWを読み出してTCR１４にセツトする。

次にそのTCWが有効であり、かつ、タイムレ
ンジフイールドで指定されたインターバルタイマ
がタイムアウトしているかどうかを調べる。これ
は、TCR１４のタイムレンジフイールドをデコ
ードするデコーダDEC１５及びANDゲートＧ４
〜Ｇ６、ORゲートＧ７により作成される
ITMEQ信号を検査することにより行う。いま、
TCR１４にセツトされているTCWのタイムレン
ジフイールドの値が“01”（10ｍｓ）であり、10
ｍｓと1sのインターバルタイマがタイムアウトし
て、REG１のＱ１出力及びＱ２出力信号が“１”
の場合を考える。この場合には、TMRNG信号
は“01”であり、DEC１５のＱ１出力信号が
“１”となるので、Ｇ４の出力信号が“１”にな
り、Ｇ７の出力信号ITMEQも“１”となり、
TCWは有効であり、かつタイムレンジで指定さ
れたインターバルタイマがタイムアウトしている
ことがわかる。

このように、10ｍｓと1sのインターバルタイマ
がタイムアウトした場合には、TCM１０内のタ
イムレンジが“01”（10ｍｓ）又は“10”（1s）の
TCWはすべてタイマ更新の対象となり、タイマ
値が−１される。また、10ｍｓ、1sと1MIINの
インターバルタイマがタイムアウトした場合に
は、TCM内のタイムレンジが“01”（10ｍｓ）、
“10”（1s）又は“11”（1MIN）のTCWはすべて
タイマ更新の対象となる。

ITMEQ信号が“１”の場合には、TCR１４の
TCWのタイマ値フイールドの値を−１する。こ
の結果、タイマ値が０にならなければ、TCWを
TCM１０のもとの位置に格納し、PTR３を＋１
して次のTCWの処理に進む。

タイマ値が０になつた場合は、タイマ設定後、
TCWのタイムレンジフードとタイマ値フイール
ドで指定された時間が経過したことを意味する。
この場合には、TCM１０内のTCWを無効化した
後、TCWをTCR１４に保持したまま、TCWの
割込み先指定フイールドの指示（CPUNO信号の
値）に従つてTMOUTO又はTMOUT１信号を
オンにする。

TMOUTO又はTMOUT１信号がオンになる
と、CPU（０）１又はCPU(1)２では割込みが発生
し、プログラムは、TCR１４読出しの入力命令
を実行して割込み原因のTCWを読み出す。この
TCWのタイマ種別フイールドの内容から、以前
に設定したどのタイマがタイムアウトしたかを知
る。

タイマ制御回路１３は、TCR１４読出しの入
力命令が実行されるのを待つて、次のTCWの処
理に進む。

PTR３が1024になり、TCM１０の全領域の処
理が完了したならば、タイマ更新処理を終了す
る。

なお、タイマ制御回路１３のマイクロプログラ
ムは、CPUからの入力命令及び出力命令の処理
をタイマ更新処理より優先させて処理するように
なつており、タイマ更新処理を実行中の場合にも
その途中の処理の区切りにおいて、CPUからの
入力命令及び出力命令の処理を実行することがで
きる。

また、CPUがタイマ制御部に対してTMSET、
TMCNCL、PTR２RD又はTCRRD信号を“１”
にして前述した各種の入出力命令動作の実行を指
示するのは、当該CPUが共通バス６の使用権を
確保している場合であるので、タイマ制御部
TMC５から見て２台のCPUから同時に前記動作
実行指示が発行されることはありえない。さら
に、タイマ設定時、CPUはタイマセツトの出力
命令を実行してからPTR２読出しの入力命令を
実行するまでの間、共通バス６の使用権を確保し
たままで連続して実行することにより、他の
CPUからタイマ制御部TMC５への動作指示を排
除することを付け加えておく。

以上、２台の中央処理装置を含む情報処理装置
の実施例を説明したが、２台の中央処理装置のう
ちの１台が、入出力処理を専門に行う入出力処理
装置であつてもよい。また、中央処理装置が３台
以上の情報処理装置に対しても同様に本発明を適
用できることは明白である。

〔発明の効果〕

本発明によれば、複数の制御装置に接続され、
多数のタイマを同時に設定することが可能であ
り、タイムアウト発生時には予じめ指定された制
御装置に対して割込みを発生するようにタイマ機
構を構成することにより、複数の制御装置が共通
に使用可能であり、プログラムの負荷が小さく効
率の良いタイマ機構を実現することができる。

【図面の簡単な説明】

第１図は本発明のタイマ機構を備えた情報処理
装置のシステム構成図、第２図はタイマ制御語の
形式を示す図、第３図及び第４図はタイマ制御部
のブロツク構成図、第５図及び第６図はタイマ制
御回路の処理を示すフローチヤートである。 図中、１，２はCPU、５はタイマ制御部であ
る。

Claims (1)

【特許請求の範囲】
1. １ 複数の制御装置に接続され、少なくともタイ
   マ値情報と割込み先指定情報とを含むタイマ制御
   語を複数個保持可能な記憶手段を持ち、前記制御
   装置のいずれかから出力されたタイマ制御語を前
   記記憶手段に格納し、予じめ定められた周期で、
   前記記憶手段に保持されているタイマ制御語を読
   み出してタイマ値情報の更新を行い、該タイマ制
   御語のタイマ値情報で指定された時間が経過した
   ことを検出した場合には、該タイマ制御語の割込
   み先指定情報で指定された制御装置に割込みを発
   生することを特徴とするタイマ機構。