JPS62197839A - 中央処理装置制御方式 - Google Patents
中央処理装置制御方式Info
- Publication number
- JPS62197839A JPS62197839A JP61041102A JP4110286A JPS62197839A JP S62197839 A JPS62197839 A JP S62197839A JP 61041102 A JP61041102 A JP 61041102A JP 4110286 A JP4110286 A JP 4110286A JP S62197839 A JPS62197839 A JP S62197839A
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- JP
- Japan
- Prior art keywords
- cpu
- microprogram
- access
- processing unit
- central processing
- Prior art date
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- Pending
Links
- 238000005259 measurement Methods 0.000 claims abstract description 4
- 238000004092 self-diagnosis Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 8
- 230000007257 malfunction Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 101000706243 Homo sapiens Prominin-2 Proteins 0.000 description 1
- 102100031190 Prominin-2 Human genes 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は中央処理装置制御方式に関する。
従来、マイクロプログラム制御方式で動作する中央処理
装置（以下、ＣＰＵと称す）は、電源投入時にのみ外部
からの信号で内部レジスタ或いはメモリを初期化する様
になっていた。
装置（以下、ＣＰＵと称す）は、電源投入時にのみ外部
からの信号で内部レジスタ或いはメモリを初期化する様
になっていた。
上述した従来の中央処理装置制御方式では、何らかの要
因でＣＰＵがマイクロプラグラム領域の命令を実行でき
ず誤動作した様な場合には、一旦電源を断にし再び電源
を投入しなければならず、ハードウェアの自己診断等の
ための時間を待たねばならないという問題点がある。
因でＣＰＵがマイクロプラグラム領域の命令を実行でき
ず誤動作した様な場合には、一旦電源を断にし再び電源
を投入しなければならず、ハードウェアの自己診断等の
ための時間を待たねばならないという問題点がある。
本発明の目的は、ＣＰＵが何らかの要因で誤動作したと
き再度の電源投入をせず、従って、自己診断等の待時間
の必要がない中央処理装置制御方式を提供することにあ
る。
き再度の電源投入をせず、従って、自己診断等の待時間
の必要がない中央処理装置制御方式を提供することにあ
る。
本発明の中央処理装置制御方式は、マイクロプログラム
で動作する中央処理装置と、前記マイクロプログラムを
格納するプログラム可能読出専用メモリと、前記中央処
理装置が前記プログラム可能読出専用メモリをアクセス
するアクセス間隔を計測し該計測結果が所定の最大アク
セス間隔より長いとき前記中央処理装置をリセッ１−す
る補償回路とを含んで構成される。
で動作する中央処理装置と、前記マイクロプログラムを
格納するプログラム可能読出専用メモリと、前記中央処
理装置が前記プログラム可能読出専用メモリをアクセス
するアクセス間隔を計測し該計測結果が所定の最大アク
セス間隔より長いとき前記中央処理装置をリセッ１−す
る補償回路とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
第１図に示すように、本実施例はマイクロプログラム制
御方式で動作するＣＰＵＩと、マイクロプログラムを格
納するプログラム可能続出専用メモリ（以下、ＰＲＯＭ
と称す）２と、補償回路３とを含んで構成される。
御方式で動作するＣＰＵＩと、マイクロプログラムを格
納するプログラム可能続出専用メモリ（以下、ＰＲＯＭ
と称す）２と、補償回路３とを含んで構成される。
ＣＰＵＩはＰＲＯＭ２のマイクロプログラムをアクセス
するごとにアクセス信号Ｃ８を出力する。
するごとにアクセス信号Ｃ８を出力する。
アクセス信号ＣＳは同時に補償回路３に供給され、後述
するように補償回路３のカウンタに予め設定した最大ア
クセス間隔ｔｏに対応する計数値がロードされる。カウ
ンタはタロツクＣＬを計数し、計数結果がロードされた
計数値に達したときキャリー信号を出力し、補償回路３
からリセット信号Ｒ３Ｔが出力されてＣＰＵ １をリセ
ットする。
するように補償回路３のカウンタに予め設定した最大ア
クセス間隔ｔｏに対応する計数値がロードされる。カウ
ンタはタロツクＣＬを計数し、計数結果がロードされた
計数値に達したときキャリー信号を出力し、補償回路３
からリセット信号Ｒ３Ｔが出力されてＣＰＵ １をリセ
ットする。
第２図は第１図に示す実施例の動作を説明するためのタ
イム図である。
イム図である。
次に、第３図は第１図に示す補償回路の詳細ブロック図
である。
である。
第３図に示す補償回路はレジスタ４と、カウンタ５と、
ＡＮＤ回路６，７と、インバータ８と、フリップフロッ
プ（以下、ＦＦと称す）９とを備える。
ＡＮＤ回路６，７と、インバータ８と、フリップフロッ
プ（以下、ＦＦと称す）９とを備える。
以下に、第３図に示す補償回路の動作について第４図を
参照して説明する。第４図は第３図に示す補償回路の動
作を説明するためのタイム図である。
参照して説明する。第４図は第３図に示す補償回路の動
作を説明するためのタイム図である。
電源投入時の低レベルの電源接リセット信号ＰＯＲか、
又は、ＣＰＵＩが動作中に何らかの要因でカウンタ５か
ら出力された低ベレルのキャリー信号かのいずれかがＡ
ＮＤ回路６に印加されると、ＡＮＤ回路６から低レベル
のリセット信号Ｒ３Ｔが出力しＦＦ９のＱ出力が高レベ
ルになる。
又は、ＣＰＵＩが動作中に何らかの要因でカウンタ５か
ら出力された低ベレルのキャリー信号かのいずれかがＡ
ＮＤ回路６に印加されると、ＡＮＤ回路６から低レベル
のリセット信号Ｒ３Ｔが出力しＦＦ９のＱ出力が高レベ
ルになる。
ＣＰＵＩがＰＲＯＭ２をアクセスすると、ｃｐＵｌから
セット信号ＳＥＴがＦＦ９とインバータ８とに、アクセ
ス信号Ｃ８がカウンタ５に供給される。インバータ８の
出力とＦＦ９の高レベルのＱ出力が入力されるＡＮＤ回
路７の出力は、セット信号ＳＥＴ入力時は高レベルにな
り、レジスタ４はＣＰＵ１から供給される最大アクセス
間隔Ｌ （＋に対応する計数値を格納する。
セット信号ＳＥＴがＦＦ９とインバータ８とに、アクセ
ス信号Ｃ８がカウンタ５に供給される。インバータ８の
出力とＦＦ９の高レベルのＱ出力が入力されるＡＮＤ回
路７の出力は、セット信号ＳＥＴ入力時は高レベルにな
り、レジスタ４はＣＰＵ１から供給される最大アクセス
間隔Ｌ （＋に対応する計数値を格納する。
レジスタ４に格納された計数値はアクセス信号Ｃ８がカ
ウンタ５にロード命令として入力されたときカウンタ５
にセットされ、カウンタ５はクロックＣＬを計数する。
ウンタ５にロード命令として入力されたときカウンタ５
にセットされ、カウンタ５はクロックＣＬを計数する。
カウンタ５が計数中に次のアクセス信号Ｃ８が入力する
とカウンタ５は初期値に戻り、レジスタ４からの計数値
をセットしてクロックＣＬを計数する動作を繰返す。
とカウンタ５は初期値に戻り、レジスタ４からの計数値
をセットしてクロックＣＬを計数する動作を繰返す。
一方、ＦＦ９はセット信号ＳＥＴの立上り時にリセット
されＱ出力は低レベルになる。従って、ＡＮＤ回路７の
出力は低レベルになる。この状態はリセット信号Ｒ３Ｔ
が発生するまで持続するので、ＣＰＵ１が阿らかの要因
で誤動作したとき、レジスタ４に間違ったデータが書込
まれることを防止する。
されＱ出力は低レベルになる。従って、ＡＮＤ回路７の
出力は低レベルになる。この状態はリセット信号Ｒ３Ｔ
が発生するまで持続するので、ＣＰＵ１が阿らかの要因
で誤動作したとき、レジスタ４に間違ったデータが書込
まれることを防止する。
カウンタ５が計数値を計数したとき、即ち、ＣＰＵＩが
最大アクセス間隔ｔｏより長い時間アクセス信号Ｃ８を
出力しないときＣＰＵ１は誤動作したと判定され、カウ
ンタ５からキャリー信号ＣＲが出力し、ＡＮＤ回路６か
らリセット信号ＲＳＴが出力してＣＰＵ１かリセットさ
れる。
最大アクセス間隔ｔｏより長い時間アクセス信号Ｃ８を
出力しないときＣＰＵ１は誤動作したと判定され、カウ
ンタ５からキャリー信号ＣＲが出力し、ＡＮＤ回路６か
らリセット信号ＲＳＴが出力してＣＰＵ１かリセットさ
れる。
以上説明したように本発明の中央処理装置制御方式は、
何らかの要因でＣＰＵが誤動作してマイクロプログラム
が命令実行できなくなったときに自己初期化をすること
によって、再度の電源投入をせずに、従って、自己診断
等の時間を待つことなく命令実行可能状態に移行できる
という効果がある。
何らかの要因でＣＰＵが誤動作してマイクロプログラム
が命令実行できなくなったときに自己初期化をすること
によって、再度の電源投入をせずに、従って、自己診断
等の時間を待つことなく命令実行可能状態に移行できる
という効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例のブロック図、第２図は第１
図の実施例の動作を説明するためのタイム図、第３図は
第１図に示す補償回路の詳細ブロック図、第４図は第３
図の補償回路の動作を説明するためのタイム図である。 １・・・ＣＰＵ、２・・・ＰＲＯＭ、３・・・補償回路
、４・・・レジスタ、５・・・カウンタ、６．７・・・
ＡＮＤ回路、８・・・インバータ、９・・・ＦＦ。 第１図 第２図
図の実施例の動作を説明するためのタイム図、第３図は
第１図に示す補償回路の詳細ブロック図、第４図は第３
図の補償回路の動作を説明するためのタイム図である。 １・・・ＣＰＵ、２・・・ＰＲＯＭ、３・・・補償回路
、４・・・レジスタ、５・・・カウンタ、６．７・・・
ＡＮＤ回路、８・・・インバータ、９・・・ＦＦ。 第１図 第２図
Claims (1)
- マイクロプログラムで動作する中央処理装置と、前記マ
イクロプログラムを格納するプログラム可能読出専用メ
モリと、前記中央処理装置が前記プログラム可能読出専
用メモリをアクセスするアクセス間隔を計測し該計測結
果が所定の最大アクセス間隔より長いとき前記中央処理
装置をリセットする補償回路とを含むことを特徴とする
中央処理装置制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041102A JPS62197839A (ja) | 1986-02-25 | 1986-02-25 | 中央処理装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041102A JPS62197839A (ja) | 1986-02-25 | 1986-02-25 | 中央処理装置制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62197839A true JPS62197839A (ja) | 1987-09-01 |
Family
ID=12599111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61041102A Pending JPS62197839A (ja) | 1986-02-25 | 1986-02-25 | 中央処理装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62197839A (ja) |
-
1986
- 1986-02-25 JP JP61041102A patent/JPS62197839A/ja active Pending
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