JPS63732A - 割り込み要因レジスタ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 プロセッサが割り込みを受けたとき、割り込み要因別に
設けられているレジスタ内のいずれのレジスタがセット
されているかを識別する制御をハードウェアによって行
なう如く構成された系においては、従来、同一の系にお
いて割り込みが連続して発生した場合に、そのタイミン
グによっては、後からの割り込みの要因がプロセッサに
読み込まれないのに該要因を保持しているレジスタかり
セットされてしまうため、割り込みに対する処理がなさ
れない場合がちると言う問題点があった。本発明はこの
ような従来の問題点を解決するため、割り込み要因を保
持するレジスタを構成する２組の直列に賽伏されたフリ
ップフロップに饋還回路を設けることによシ、プロセッ
サが読み込まない内はりセットされることの無いレジス
タを構成する回路について開示している。

〔産業上の利用分野〕

本発明はプロセッサ（特にマイクロプロセッサ）におけ
る割り込みの制御に関するものであって、特に割り込み
の発生に際しその要因を保持するレジスタの回路構成と
制御に係る。

〔従来の技術〕

情報処理装置において、割９込みは、現在実行中のプロ
グラムを中断して、後で再開出来るようにして置いて、
他の緊急を要するプログラムラ実行する手段であって、
割り込みが受は付けられたとき、現在のプログラム状態
語（ＰＳＷ）を退避し、新たに走行せしめるべきプログ
ラムのプログラム状態語を現ＰＳＷとして置き換えるこ
とによフその処理が行なわれる。

割り込みは８通常プロセッサの動作とは非同期的に発生
するものが多く、情報処理装置内の原因による内部側シ
込みと、外側の原因による外部側シ込みとがあって、更
に内部側シ込みの原因としては装置の誤動作等の通知、
演算の不都合（桁あふれ等）、記憶保護違反などがあり
、また外部割り込みの原因としては、入出力装置の動作
終了や状態の変化などがある。

プロセッサは割り込みが発生したとき、それが如何なる
要因で発生した割９込みであるかを識別して、然るべき
プログラムを走行せしめることにより該割υ込みに対応
する処理を行なう必要がある。

第３図は割り込みをプロセッサに通知する回路の概念を
示す図で、５０、〜５０．はそれぞれレジスタ、５１は
オア回路、５２はプロセッサを表わしておシ、また工、
〜工。はそれぞれ割９込み要因別の入力信号を示してい
る。

第３図において、割り込みが発生して工、〜工。

の内のいずれかの信号が到来すると、これに対応するレ
ジスタがセットされて、その出力が”１″になる。そし
て、これはオア回路５１を経てプロセッサ５２に通知さ
れる。このときプロセッサ５２はレジスタ５０、〜５０
ｆｉのいずれがセットされているのかを調べることによ
り割り込みの原因を知ることが出来る。

〔発明が解決しようとする問題点〕

上述した割り込みの要因を保持するレジスタは従来２組
のＤフリップフロップによって構成されていた。

第４図は従来の割り込み要因保持レジスタの構成を示す
ブロック図であって、５３および５４はそれぞれＤフリ
ップフロップ、５５はマイクロプロセッサ（ＭＰＵ）、
５６はインバータを表わしている。また、Ｓは割り込み
要因信号、Ｒは割り込み要求通知信号、ＢはＭＰＵ読み
込みと７ト、Ｔはマイクロプロセッサの読み込みタイミ
ング信号を示している。

第５図はタイムチャートであって、上記ブロック図にお
ける割９込み発生時の各部の信号の関係を示している。

第４図として示したブロック図において、割り込み要因
信号Ｓが到来すると、第５図のタイムチャートに示すよ
うに、Ｄフリップフロップ５３がセットされて、その出
力Ｑ１が１”となｐ、これが割υ込み要求通知信号Ｒと
してマイクロプロセッサ５５に送られる。

次ニマイクロプロセッサの読み込みタイミング信号Ｔが
＠１”のときＤフリップフロップ５４がＱｌによりセッ
トされて、Ｑ　、ｄ：　＠　１１″となり、これが割り
込みの要因に係る情報としてマイクロプロセッサに読み
取られる。

Ｄフリップフロップ５３の入力りは例えば、＠０″（接
地）に固定されているので、Ｄフリップフロップ５３は
タイミング信号Ｔのｆｅでリセットされ、このとき、Ｑ
ｌは”０″になる。そ（７て次のタイミング信号の立上
夛で、Ｄフリップフロップ５４がリセットされＱ２が“
Ｏ″となる。

この様な動作を行なっているため、例えば第５図のタイ
ムチャートで参照特Ｘで示すようなタイミングで割り込
み要因信号Ｓが到来した場合には、フリップフロップ５
４にセリトされぬ内に、同図に示すようにフリ５・プフ
ロッグ５３ズパリセノトされて［２まうため、マイクロ
プロセッサが読み込むことが出来ないから、これに対応
する処理：）５なさハないと言少問題点があった。

本発明はとのような従来′Ｖ問題点を解決するため、如
何なるタイミング゛ご割り込みが発生しても、その要因
に係る情報をプロ上２ザが確実に読み取ることの出来る
方式を提供することを目的としている。

〔問題点ｆ、解決ず６ための手段〕 本発明によれば上述の目的は、面記、特許請求の範囲に
記載のとお９、割り込みの条件が発生したとき、割υ込
み要因別に設けられたレジスタをセットしてプロセッサ
に通知し該通知を受！−１−たプロセッサがいずれのレ
ジスタがセットされているかを識別して割り込みの要因
を認識するごとく構成された系において、上記レジスタ
をＪＫフリフプ７０ツブと該ＪＫ７リノプー７０ノブの
Ｑ出力を受けてこれをプロセッサが読み取るまで保持す
るノリツブフロップとにより構成１．７、ｉＪＫフリッ
プフロップのＱ出力金該ＪＫフリップフロッグのＪ入力
とし、て饋還させる１１−・１路と、該Ｑ出力を受けて
これを保持する前記フリップフロップのＱ出力を前記Ｊ
Ｋフリップフロップのに入力として饋還する回路と？：
設け、プロセッサの読み込みタイミン′グの後縁で該Ｊ
Ｋ７リノプ７０ツブのＱ出力を自動的にリセットするこ
とをｖｆ歎とする割り込み要因レジスフ制御方式により
達成される。

〔実施例〕

第１図は不発明の１実語列、υプロツノ図ｔ′ろって、
割ジ込み要因保持レジスタの構成？示しておシ、１ばＪ
Ｋフッ／グフロクグ、２はＤ）’ｊクプフロング、３は
マイクロプロセッサ、４はインバータ、５．６はそれぞ
れ蚊遣回路を表わしている。まン’Ｃｓ各信号は第４図
の場せと同様てらって、Ｓは割り込み要因信号、ＲはＩ
ＩＩジ込み要求通知信号、ＢはＭＰＵ読み込みビット、
Ｔはマイクロプロセッサの読み込みタイミングをそれぞ
れ示している。

第２図はタイムチャートであって、上記実施例における
各部の信号の関係を示している。

第１図において、割少込み要因信号Ｓが第２図に示すよ
うなタイミングで１”になった場合について説明する。

この条件は、前述の従来の場合の説明で第５図に示した
タイムチャートの中の参照符Ｘによって水石れる割り込
み要因信号のタイミングと同じであって、従来の方式で
はマイクロプロセッサがレジスタの内容を読み込めなか
った場合に相当する。

割り込み要因信号Ｓが発生するとＱｌが′１”になυ、
これが、割り込み要求通知信号Ｒとしてマイクロプロセ
ッサ３に通知される。そして、このＱｌの”１′は蚊遣
回路５によってＪＫフリ。

プフロツプ１のＪ入力として印加され、これによってＱ
ｌが“１″に保持される。次のタイミングでＱｌが１１
′でちることによ、すＤフリップフロップ２がセットさ
れＱ２が“１″になる。そして、これは蚊遣回路６によ
って、ＪＫ７！Ｊップフロツズ】のに入力として印加さ
れる。ＪＫフリノグフロクプの特性としてＪ、Ｋが共Ｋ
”１”でありＱｌがｌ“であることに↓シ次のタイミン
グでＱｌが”０”になる。このとき、Ｑ２は”１″を保
持しておシ、従って、ＪＫ７’）ノブ７０ツブｌのに入
力も“１″でめる。　そして、次のタイミングでＱ２が
マイクロプロセッサに読み込まれ、これと同時に、Ｄフ
リップフロップ２がリセットされてＱ２が”Ｏｎとなる
。。

〔発明の効果〕

以上説明したように本発明の方式は、蚊遣回路を設ける
ことにより、ＪＫフリップフロップの特性を巧妙に利用
することにより、従来の方式では、マイクロプロセッサ
が読み込むことが出来ないようなタイミングで発生した
非同期の割り込みであっても確実に読み込むことが可能
であシ、またそのため情報を保持していたフリップフロ
ップがマイクロプロセッサが該情報を読み込むと同時に
自動的にリセットされると言う利点を有する。

【図面の簡単な説明】

第１図は本発明の１実施例のブロック図、第２図は実施
例の各部の信号の関係を示すタイムチャート、第３図は
割り込みをプロセッサに通知する回路の概念を示す図、
第４図は従来の割り込み要因保持レジスタの構成を示す
ブロック図、第５図はタイムチャートである。 １・・・ＪＫフリップフロップ、　　２・・・Ｄフリッ
プフロップ、　　３・・・マイクロプロセッサ、　４・
・・インバータ、　　５．６・・・饋還回路代理人　弁
理士　井　桁　貞　−・＼ 水発萌のｌ実施Ｊｕｌのブロック図 第　ｌ　図 実施７例のｊ！−纒のイ零号の間ノ系を示すクスムチャ
ート第　２　図 割り込ｆＡｉプロセッサ１こ通・短する回路娘既怒唆太
す３第３　図 従来の割り込大原画撮梼レジスタの 構Ａ左丞すブロック図 第４図 タイムチャート 第、Ｓ図

Claims (1)

【特許請求の範囲】
1. 割り込みの条件が発生したとき、割り込み要因別に設け
   られたレジスタをセットしてプロセッサに通知し、該通
   知を受けたプロセッサがいずれのレジスタがセットされ
   ているかを識別して割り込みの要因を認識するごとく構
   成された系において、上記レジスタをＪＫフリップフロ
   ップと該ＪＫフリップフロップのＱ出力を受けてこれを
   プロセッサが読み取るまで保持するフリップフロップと
   により構成し、該ＪＫフリップフロップのＱ出力を該Ｊ
   ＫフリップフロップのＪ入力として饋還させる回路と、
   該Ｑ出力を受けてこれを保持する前記フリップフロップ
   のＱ出力を前記ＪＫフリップフロップのに入力として饋
   還する回路とを設け、プロセッサの読み込みタイミング
   の後縁で該ＪＫフリップフロップのＱ出力を自動的にリ
   セットすることを特徴とする割り込み要因レジスタ制御
   方式。