JPS63124143A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS63124143A JPS63124143A JP61271315A JP27131586A JPS63124143A JP S63124143 A JPS63124143 A JP S63124143A JP 61271315 A JP61271315 A JP 61271315A JP 27131586 A JP27131586 A JP 27131586A JP S63124143 A JPS63124143 A JP S63124143A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- address
- terminal
- mode
- phenomenon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 5
- 238000007493 shaping process Methods 0.000 abstract description 3
- 238000001514 detection method Methods 0.000 description 11
- 230000006870 function Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプロセッサ内での事象の発生を外部から観測可
能にした情報処理装置に関するものである。
能にした情報処理装置に関するものである。
プロセッサ内での事象の発生を外部から観測可能にする
ことにより、ハードウェアあるいはソフトウェアのデバ
ッグを容易にできることはよく知られている。たとえば
、プロセッサの外部からメモリアドレスを指定し、この
アドレスがプロセッサでアクセスされるとこの事象をプ
ロセッサ外部に通知したうえで停止することによりプロ
グラムをデバッグする人は特定のメモリアドレスへのア
クセスの発生を知りその時点でのメモリの内容、内部レ
ジスタの値等からプログラムの正当性をチェックするこ
とができる。
ことにより、ハードウェアあるいはソフトウェアのデバ
ッグを容易にできることはよく知られている。たとえば
、プロセッサの外部からメモリアドレスを指定し、この
アドレスがプロセッサでアクセスされるとこの事象をプ
ロセッサ外部に通知したうえで停止することによりプロ
グラムをデバッグする人は特定のメモリアドレスへのア
クセスの発生を知りその時点でのメモリの内容、内部レ
ジスタの値等からプログラムの正当性をチェックするこ
とができる。
このために、プロセッサ内に種々の事象の発生を検出す
る手段を設はデバッグを行ないやすくすることが一般に
行なわれている。
る手段を設はデバッグを行ないやすくすることが一般に
行なわれている。
同様にプロセッサの外部からメモリアドレスを指定し、
このアドレスがプロセッサでアクセスされると、この事
象をプロセッサ外部に通知したうえで処理を続行させる
ことにより、外部がら特定のメモリアドレスのアクセス
をトレースでき、これにより、特定のプログラムルーチ
ンの実行頻度等が判明し、プログラムの動特性の把握が
可能となりプログラムの性能向上に利用することもでき
る。
このアドレスがプロセッサでアクセスされると、この事
象をプロセッサ外部に通知したうえで処理を続行させる
ことにより、外部がら特定のメモリアドレスのアクセス
をトレースでき、これにより、特定のプログラムルーチ
ンの実行頻度等が判明し、プログラムの動特性の把握が
可能となりプログラムの性能向上に利用することもでき
る。
このように、プロセッサの内部状態の観測はハードウェ
アあるいはソフトウェアの性能改善に有用であり、かつ
、プロセッサ内での事象としてはデバッグで使用するも
のと共通しているものが多いにもかかわらず、従来は、
ハードウェアが共通化されていないためにデバッグ用の
機能のみ実現するか、あるいはトレース用の機能を別個
設ける等のことが行なわれて来た。このため、ハードウ
ェア量が増大する、十分な機能を実現できない等の問題
があった。さらに、一般的にはプログラムのデバッグに
際しては、特定の事象が検出された時点でさらに詳しく
内部状態を調べるために、プロセッサを停止する必要が
あるが、トレースに際しても同様なケースが存在する場
合がある。従来必要な場合にのみプロセッサの処理の中
断を制御する手段がなかったために、本来不必要な中断
が介在するためにプロセッサの処理速度が低下するとい
う問題があった。
アあるいはソフトウェアの性能改善に有用であり、かつ
、プロセッサ内での事象としてはデバッグで使用するも
のと共通しているものが多いにもかかわらず、従来は、
ハードウェアが共通化されていないためにデバッグ用の
機能のみ実現するか、あるいはトレース用の機能を別個
設ける等のことが行なわれて来た。このため、ハードウ
ェア量が増大する、十分な機能を実現できない等の問題
があった。さらに、一般的にはプログラムのデバッグに
際しては、特定の事象が検出された時点でさらに詳しく
内部状態を調べるために、プロセッサを停止する必要が
あるが、トレースに際しても同様なケースが存在する場
合がある。従来必要な場合にのみプロセッサの処理の中
断を制御する手段がなかったために、本来不必要な中断
が介在するためにプロセッサの処理速度が低下するとい
う問題があった。
本発明の目的は、前述の問題点を解決するためになされ
たもので、ハードウェア、プログラムのデバッグにもト
レースにも使用できるプロセッサ内部事象検出通知機能
を提供することにある。さらに、本発明の他の目的は、
少ないオーバヘッドでデバッグあるいはトレースの可能
な情報処理装置を提供することにある。
たもので、ハードウェア、プログラムのデバッグにもト
レースにも使用できるプロセッサ内部事象検出通知機能
を提供することにある。さらに、本発明の他の目的は、
少ないオーバヘッドでデバッグあるいはトレースの可能
な情報処理装置を提供することにある。
本発明の情報処理装置の構成は、デバッグ／トレース事
象の発生を検出する手段と、前記デバッグ／トレース事
象の発生をプロセッサ外部に通知する手段と、プロセッ
サ外部から設定可能な状態保持手段と、前記デバッグ／
トレース事象の発生に際して前記状態保持手段の指定に
従いプロセッサの動作を続行あるいは中断するかを制御
するための手段とを備えることを特徴としている。
象の発生を検出する手段と、前記デバッグ／トレース事
象の発生をプロセッサ外部に通知する手段と、プロセッ
サ外部から設定可能な状態保持手段と、前記デバッグ／
トレース事象の発生に際して前記状態保持手段の指定に
従いプロセッサの動作を続行あるいは中断するかを制御
するための手段とを備えることを特徴としている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図で、本実施例に
おいては検出すべき事象としては実行する命令のアドレ
スを想定している。このために事象検出手段としてはア
ドレス比較回路１が設けられ、その一方の入力にはプロ
セッサの命令アドレスレジスタ２の出力が接続され、他
の入力には検出アドレスレジスタ３の出力が印加されて
いる。
おいては検出すべき事象としては実行する命令のアドレ
スを想定している。このために事象検出手段としてはア
ドレス比較回路１が設けられ、その一方の入力にはプロ
セッサの命令アドレスレジスタ２の出力が接続され、他
の入力には検出アドレスレジスタ３の出力が印加されて
いる。
アドレス比較回路１の一致検出出力は、制御フリップフ
ロップ１１のセット端子に印加されるとともに、波形整
形回路４を介してプロセッサの事象検出端子５に接続さ
れている。制御フリップフロップ１１のリセット端子に
は、再開信号端子１２を介してリセット信号が印加され
、制御フリップフロップ１１の出力はプロセッサの命令
実行を制御するための順序制御機構６に印加されている
。
ロップ１１のセット端子に印加されるとともに、波形整
形回路４を介してプロセッサの事象検出端子５に接続さ
れている。制御フリップフロップ１１のリセット端子に
は、再開信号端子１２を介してリセット信号が印加され
、制御フリップフロップ１１の出力はプロセッサの命令
実行を制御するための順序制御機構６に印加されている
。
検出アドレスレジスタ３の入力には、設定アドレス端子
７．アドレス設定信号端子８を介して外部からアドレス
を設定できるように構成されている。
７．アドレス設定信号端子８を介して外部からアドレス
を設定できるように構成されている。
状態保持手段としてはモードフリップフロップ９が用意
され、順序制御機構６にはモードフリップフロップ９の
出力も印加されており、モードフリップフロップ９はモ
ード設定信号端子１０を介してプロセッサ外部からセッ
ト／リセットできるように構成されている。順序制御機
構６はモードフリップフロップ９が論理“１”にセット
されている場合にのみ、制御フリップフロップ１１が論
理“１”にセットされたときに処理を中断し、制御フリ
ップフロップ１１がリセットされたときに処理を再開す
るように構成されている。
され、順序制御機構６にはモードフリップフロップ９の
出力も印加されており、モードフリップフロップ９はモ
ード設定信号端子１０を介してプロセッサ外部からセッ
ト／リセットできるように構成されている。順序制御機
構６はモードフリップフロップ９が論理“１”にセット
されている場合にのみ、制御フリップフロップ１１が論
理“１”にセットされたときに処理を中断し、制御フリ
ップフロップ１１がリセットされたときに処理を再開す
るように構成されている。
次に、本発明の実施例の動作を説明する。
事象設定に際しては、設定アドレス端子７に通知すべき
命令アドレスを印加したうえでアドレス設定信号端子８
に設定信号を印加し、検出アドレスレジスタ３の設定を
行なう、また、モード設定端子１０を介して事象発生に
際してプロセッサが処理を中断すべき場合（デバッグモ
ード）には、モードフリップフロップ９をセットし、続
行すべき場合（トレースモード）にはこれをリセットす
る。プロセッサでプログラムの実行中に指定されたアド
レスが命令レジスタに設定されると、即ち指定されたア
ドレスの命令の実行が検出されると、これが波形整形回
路４を介してプロセッサの事象検出端子５に出力される
とともに、制御フリップフロップ１１がセットされ、こ
れによりデバッグモードの場合には、外部から制御フリ
ップ７０ツブ１１がリセットされるまで命令の実行が中
断されることになる。モードフリップフロップ９がリセ
ットされているとき、即ちトレースモードの場合には、
事象の発生が事象検出端子５を介して外部に出力される
のみで、命令の実行はなんらの影響も受けない。
命令アドレスを印加したうえでアドレス設定信号端子８
に設定信号を印加し、検出アドレスレジスタ３の設定を
行なう、また、モード設定端子１０を介して事象発生に
際してプロセッサが処理を中断すべき場合（デバッグモ
ード）には、モードフリップフロップ９をセットし、続
行すべき場合（トレースモード）にはこれをリセットす
る。プロセッサでプログラムの実行中に指定されたアド
レスが命令レジスタに設定されると、即ち指定されたア
ドレスの命令の実行が検出されると、これが波形整形回
路４を介してプロセッサの事象検出端子５に出力される
とともに、制御フリップフロップ１１がセットされ、こ
れによりデバッグモードの場合には、外部から制御フリ
ップ７０ツブ１１がリセットされるまで命令の実行が中
断されることになる。モードフリップフロップ９がリセ
ットされているとき、即ちトレースモードの場合には、
事象の発生が事象検出端子５を介して外部に出力される
のみで、命令の実行はなんらの影響も受けない。
以上、本発明の詳細な説明したが、本発明により明らか
なように、本発明の主旨はデバッグ／トレース事象の発
生を検出する手段、前記デバッグ／トレース事象の発生
をプロセッサ外部に通知する手段、プロセッサ外部から
セット／リセット可能なフリップフロップ、前記デバッ
グ／トレース事象の発生に際して前記フリップフロップ
の指定に従いプロセッサの動作を続行あるいは中断する
かを制御するための手段を備えること特徴とする情報処
理装置を提供することにあり、本主旨に背かぬかぎり、
いくつかの実現法があることは明かであろう。たとえば
２本実施例においては指定された命令アドレスの実行を
検出すべき事象としているが、事象としてはこれに限定
されるものではなく、たとえば特定命令の実行、特定の
アドレスへのオペランドアクセス、特定のレジスタへの
アクセス等、種々の事象が可能であり、各事象に応じて
検出すべき事象の設定がなされるであろう。
なように、本発明の主旨はデバッグ／トレース事象の発
生を検出する手段、前記デバッグ／トレース事象の発生
をプロセッサ外部に通知する手段、プロセッサ外部から
セット／リセット可能なフリップフロップ、前記デバッ
グ／トレース事象の発生に際して前記フリップフロップ
の指定に従いプロセッサの動作を続行あるいは中断する
かを制御するための手段を備えること特徴とする情報処
理装置を提供することにあり、本主旨に背かぬかぎり、
いくつかの実現法があることは明かであろう。たとえば
２本実施例においては指定された命令アドレスの実行を
検出すべき事象としているが、事象としてはこれに限定
されるものではなく、たとえば特定命令の実行、特定の
アドレスへのオペランドアクセス、特定のレジスタへの
アクセス等、種々の事象が可能であり、各事象に応じて
検出すべき事象の設定がなされるであろう。
また、本実施例においては１本実施例の主旨とは直接の
関係がないので説明の簡単のなめにプロセッサの他の部
分の構成、順序制御機構の詳細な構成等は省略したが、
これらは従来技術により実現可能であり、かつ、制御フ
リップフロップ１１による処理の中断等の制御も、プロ
セッサの構成に応じて適切になされることは可能であろ
う。
関係がないので説明の簡単のなめにプロセッサの他の部
分の構成、順序制御機構の詳細な構成等は省略したが、
これらは従来技術により実現可能であり、かつ、制御フ
リップフロップ１１による処理の中断等の制御も、プロ
セッサの構成に応じて適切になされることは可能であろ
う。
以上、本発明の詳細な説明したが、本説明により明らか
なように、ハードウェア、プログラムのデバッグにもト
レースにも使用できるプロセッサ内部事象検出通知機能
が提供され、さらに本発明により、外部からの指定によ
り事象の発生に際して必要な場合にのみ、プロセッサの
処理を中断することが可能となりこれにより、デバッグ
あるいはトレースに伴うプロセッサの性能低下を最小限
に留めることが可能となる。
なように、ハードウェア、プログラムのデバッグにもト
レースにも使用できるプロセッサ内部事象検出通知機能
が提供され、さらに本発明により、外部からの指定によ
り事象の発生に際して必要な場合にのみ、プロセッサの
処理を中断することが可能となりこれにより、デバッグ
あるいはトレースに伴うプロセッサの性能低下を最小限
に留めることが可能となる。
第１図は本発明の一実施例のブロック図である。
Claims (1)
- デバッグ／トレース事象の発生を検出する手段と、前記
デバッグ／トレース事象の発生をプロセッサ外部に通知
する手段と、プロセッサ外部から設定可能な状態保持手
段と、前記デバッグ／トレース事象の発生に際して前記
状態保持手段の指定に従いプロセッサの動作を続行ある
いは中断するかを制御するための手段とを備えることを
特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61271315A JPS63124143A (ja) | 1986-11-13 | 1986-11-13 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61271315A JPS63124143A (ja) | 1986-11-13 | 1986-11-13 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63124143A true JPS63124143A (ja) | 1988-05-27 |
Family
ID=17498337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61271315A Pending JPS63124143A (ja) | 1986-11-13 | 1986-11-13 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63124143A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6160349B2 (ja) * | 1979-08-09 | 1986-12-20 | Vortec Corp |
-
1986
- 1986-11-13 JP JP61271315A patent/JPS63124143A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6160349B2 (ja) * | 1979-08-09 | 1986-12-20 | Vortec Corp |
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