JPS60254251A - デバツク方式 - Google Patents
デバツク方式Info
- Publication number
- JPS60254251A JPS60254251A JP59109564A JP10956484A JPS60254251A JP S60254251 A JPS60254251 A JP S60254251A JP 59109564 A JP59109564 A JP 59109564A JP 10956484 A JP10956484 A JP 10956484A JP S60254251 A JPS60254251 A JP S60254251A
- Authority
- JP
- Japan
- Prior art keywords
- program
- debugged
- breakpoint
- debugger
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野１
本発明は、プログラムのデバッグに使用されるソフトウ
ェアデバッガに関するものである。
ェアデバッガに関するものである。
［発明の技術的背景とその問題点］
従来、デバッガは被デバツグプログラムと同一のｃｐｕ
＜中央処理装置）システムに共存していたため、デバ
ッガが使用するメインメモリ、レジスタ類は当然の事な
がら被デバツグプログラムと共用せざるを得なかった。
＜中央処理装置）システムに共存していたため、デバ
ッガが使用するメインメモリ、レジスタ類は当然の事な
がら被デバツグプログラムと共用せざるを得なかった。
従って、被デバツグプログラムの動作異常によりソフト
ウェアデバッガが破壊される欠点があった。
ウェアデバッガが破壊される欠点があった。
［発明の目的］
本発明の目的は、上記の欠点に鑑み、被デバツグプログ
ラムの動作異常によりソフトウェアデバッガが破壊され
ることがない信頼性の高いデバッグ方式を提供すること
にある。
ラムの動作異常によりソフトウェアデバッガが破壊され
ることがない信頼性の高いデバッグ方式を提供すること
にある。
［発明の概要］
本発明は、被デバツグプログラムが走行するＣＰＵとは
独立したプロセッサにてソフトウェアデバッグを動作さ
せるデバッグ方式を採用することにより、上記目的を達
成でるものである。
独立したプロセッサにてソフトウェアデバッグを動作さ
せるデバッグ方式を採用することにより、上記目的を達
成でるものである。
［発明の実施例］
以下本発明の一実施例を図面を参照しつつ説明する。第
１図は本発明のデバッグ６式の一実施例を示した構成図
である。符号１は被デバツグプログラムが走行するＣＰ
Ｕを示し、被デバツグプログラム１０が走行する際のモ
ードの設定が可能となっている。符号２はデバッガが動
作するプロセッサを示している。ここで、ＣＰｔＪｌに
設定されるモードにはテストモードとノーマルモードの
２通りがあり、テストモードの場合には内部割込みが発
生ずるとプロセッサ２へその情報がバス３を介して通知
される。符号４はＣＰＵ１とプロセッサ２との間で、ｃ
ｐｕｉのメインメモリ、レジスタ等の内容をアクセスす
るためのバスを示している。符号５はオペレータがデバ
ッグ操作を行なうための入出力装置である。デバッガの
プロセッサ２には、ブレークポイントの［１ケーシヨン
、命令及びブレークポイント条件等が記憶されるブレー
クポイント情報テーブル〈第１のテーブル）６゜ＣＰＵ
１から通知された内部割込の種類を記憶するテーブル７
、内部割込みが発生した時の１］ケージ］ンカウンタの
値を記憶するテーブル（第２のテーブル）８及びソフト
ウェアデバッガ（以下中にデバッガと称す）９が内臓さ
れでいる。デバッガ９のＩＮ能には、ブレークポイント
の設定、および解除、ＣＰＬＪｌに対する実行制御機能
、ＣＩ） Ｕｌのメインメモリ、レジスタ等の内部をア
クセスする機能がある。
１図は本発明のデバッグ６式の一実施例を示した構成図
である。符号１は被デバツグプログラムが走行するＣＰ
Ｕを示し、被デバツグプログラム１０が走行する際のモ
ードの設定が可能となっている。符号２はデバッガが動
作するプロセッサを示している。ここで、ＣＰｔＪｌに
設定されるモードにはテストモードとノーマルモードの
２通りがあり、テストモードの場合には内部割込みが発
生ずるとプロセッサ２へその情報がバス３を介して通知
される。符号４はＣＰＵ１とプロセッサ２との間で、ｃ
ｐｕｉのメインメモリ、レジスタ等の内容をアクセスす
るためのバスを示している。符号５はオペレータがデバ
ッグ操作を行なうための入出力装置である。デバッガの
プロセッサ２には、ブレークポイントの［１ケーシヨン
、命令及びブレークポイント条件等が記憶されるブレー
クポイント情報テーブル〈第１のテーブル）６゜ＣＰＵ
１から通知された内部割込の種類を記憶するテーブル７
、内部割込みが発生した時の１］ケージ］ンカウンタの
値を記憶するテーブル（第２のテーブル）８及びソフト
ウェアデバッガ（以下中にデバッガと称す）９が内臓さ
れでいる。デバッガ９のＩＮ能には、ブレークポイント
の設定、および解除、ＣＰＬＪｌに対する実行制御機能
、ＣＩ） Ｕｌのメインメモリ、レジスタ等の内部をア
クセスする機能がある。
次に本実施例の動作について説明ザる。ｃ ｐ ｕｌの
被デバツグプログラム１０が走行しその中に設定されて
いるブレークポイントを実行すると内部割込みがＱ／ｌ
Ｔする。この時、ｃｐｕｉがノーマルモードの時には内
部割込は当該ＣＰＬＪｌ内で処理される。しかし、ｃｐ
ｕｉがテストモードの時には、前記内部割込みが発生す
るとＣＰＵ１はその動作を停止し、バス３を通してこの
内部割込発生がプロセッサ２へ通知される。するとプロ
セツナ２ではデバッガ９が起動され、それによりチー
３３ − プル７を参照して上記内部割込がブレークポイント割込
みであるか否かが判定される。その結果ブレークポイン
ト以外の内部割込であるならば、その旨を示すメツセー
ジがプロセッサ２から入出力装置５に出力される。テー
ブル７を参照してブレークポイント割込であると判定し
たならば、デバッガ９はテーブル８の値がブレークポイ
ント情報テーブル６に登録されているものであるかどう
かを調べ、もし未登録の場合には単なるブレークポイン
ト割込のメツセージを入出力装置５に出力する。デープ
ル８の値がブレークポイント情報テーブル６に登録され
ているものであれば、デバッガ９はブレークポイント情
報テーブル６に保存されている情報により、ブレークポ
イント条件の判定スナップショットダンプ等の処理を行
なった後、入出力装置５ヘブレークポイントメツセージ
を出力する。オペレータは入出力装置５に出力された」
−記メッセージを見て、デバッガ９の有するアクセス機
能、実行制御機能により、デバッグ操作を行なう。
被デバツグプログラム１０が走行しその中に設定されて
いるブレークポイントを実行すると内部割込みがＱ／ｌ
Ｔする。この時、ｃｐｕｉがノーマルモードの時には内
部割込は当該ＣＰＬＪｌ内で処理される。しかし、ｃｐ
ｕｉがテストモードの時には、前記内部割込みが発生す
るとＣＰＵ１はその動作を停止し、バス３を通してこの
内部割込発生がプロセッサ２へ通知される。するとプロ
セツナ２ではデバッガ９が起動され、それによりチー
３３ − プル７を参照して上記内部割込がブレークポイント割込
みであるか否かが判定される。その結果ブレークポイン
ト以外の内部割込であるならば、その旨を示すメツセー
ジがプロセッサ２から入出力装置５に出力される。テー
ブル７を参照してブレークポイント割込であると判定し
たならば、デバッガ９はテーブル８の値がブレークポイ
ント情報テーブル６に登録されているものであるかどう
かを調べ、もし未登録の場合には単なるブレークポイン
ト割込のメツセージを入出力装置５に出力する。デープ
ル８の値がブレークポイント情報テーブル６に登録され
ているものであれば、デバッガ９はブレークポイント情
報テーブル６に保存されている情報により、ブレークポ
イント条件の判定スナップショットダンプ等の処理を行
なった後、入出力装置５ヘブレークポイントメツセージ
を出力する。オペレータは入出力装置５に出力された」
−記メッセージを見て、デバッガ９の有するアクセス機
能、実行制御機能により、デバッグ操作を行なう。
４一
本実施例にＪ、れば、ｃｐｕｉとは独立したプロセッサ
２内でデバッガ９が動作するため、メインメモリ、レジ
スタ類を被デバツグプログラム１０と共用することがな
く被デバツグプログラム１０の動作異常によってデバッ
ガ９が破壊されることがなく、デバッグの信頼性を著し
く向上させることができる。また、ＣＰＵ１にデバッグ
時のモード設定を行なうことができる。更に、テストモ
ードの時にデバッグに必要な内部割込だけを取扱うよう
にして、内部割込の制御を行なうことができる。
２内でデバッガ９が動作するため、メインメモリ、レジ
スタ類を被デバツグプログラム１０と共用することがな
く被デバツグプログラム１０の動作異常によってデバッ
ガ９が破壊されることがなく、デバッグの信頼性を著し
く向上させることができる。また、ＣＰＵ１にデバッグ
時のモード設定を行なうことができる。更に、テストモ
ードの時にデバッグに必要な内部割込だけを取扱うよう
にして、内部割込の制御を行なうことができる。
［発明の効果］
以上記述した如く本発明のデバッグ方式によれば、被デ
バツグプログラムが走行するＣＰＵとは独立したプロセ
ッサにおいてソフトウェアデバッガを動作させる方式に
より、被デバツグプログラムの動作異常によりソフトウ
ェアデバッガが破壊されることを防止して、デバッグの
信頼性を著しく向上させる効果がある。
バツグプログラムが走行するＣＰＵとは独立したプロセ
ッサにおいてソフトウェアデバッガを動作させる方式に
より、被デバツグプログラムの動作異常によりソフトウ
ェアデバッガが破壊されることを防止して、デバッグの
信頼性を著しく向上させる効果がある。
第１図は本発明のデバッグ方式の一実施例を示し！こ構
成図である。 １・・・ＣＰＵ ２・・・プロレッーリ３．４・−・バ
ス ５・・・入出力装置６・・・ブレークポイン１〜情
報テーブル７．８・・・テーブル ９・・・デバッガ１
０・・・被デバツグプログラム 代理人 弁理士 則 近 憲 佑 〈他１名） ７−
成図である。 １・・・ＣＰＵ ２・・・プロレッーリ３．４・−・バ
ス ５・・・入出力装置６・・・ブレークポイン１〜情
報テーブル７．８・・・テーブル ９・・・デバッガ１
０・・・被デバツグプログラム 代理人 弁理士 則 近 憲 佑 〈他１名） ７−
Claims (1)
- ソフトウェアデバッガ、被デバツグプログラムのブレー
クポイント情報を記憶する第１のテーブル、およびブレ
ークポイント割込発生時のロケーションカウンタを記憶
する第２のテーブルを有するデバッガプロセッサと、被
デバツグプログラムを有するＣＰＵと、デバッグ操作を
行なう入出力装置とを具備しで成り、前記被デバツグプ
ログラムの実行によりブレークポイント割込みを受け前
記デバッガプロセッサは前記ソフトウェアデバッガを実
行して前記第２のテーブルの値が第１のテーブルに登録
されているか否かをチェックし、未登録ならばブレーク
ポイント割込みメツセージを前記入出力装置に出力し、
登録されているならば第１のテーブルに保存されている
該当情報より作出したブレークポイントメツセージを前
記入出力装置に出力することを特徴とするデバッグ方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109564A JPS60254251A (ja) | 1984-05-31 | 1984-05-31 | デバツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109564A JPS60254251A (ja) | 1984-05-31 | 1984-05-31 | デバツク方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254251A true JPS60254251A (ja) | 1985-12-14 |
Family
ID=14513436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59109564A Pending JPS60254251A (ja) | 1984-05-31 | 1984-05-31 | デバツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254251A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7546585B2 (en) * | 2005-01-24 | 2009-06-09 | International Business Machines Corporation | Method, system and computer program product for testing computer programs |
-
1984
- 1984-05-31 JP JP59109564A patent/JPS60254251A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7546585B2 (en) * | 2005-01-24 | 2009-06-09 | International Business Machines Corporation | Method, system and computer program product for testing computer programs |
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