JPS63163544A - デバツグ制御装置 - Google Patents
デバツグ制御装置Info
- Publication number
- JPS63163544A JPS63163544A JP61314565A JP31456586A JPS63163544A JP S63163544 A JPS63163544 A JP S63163544A JP 61314565 A JP61314565 A JP 61314565A JP 31456586 A JP31456586 A JP 31456586A JP S63163544 A JPS63163544 A JP S63163544A
- Authority
- JP
- Japan
- Prior art keywords
- address
- trap
- match
- processor
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 16
- 238000010586 diagram Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
- 238000010248 power generation Methods 0.000 description 1
- 230000011514 reflex Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は情報処理装置におけるデバッグ制御装置に関す
る。
る。
（従来の技術）
従来、この種のデバッグ制御装置では、アドレス一致検
出回路の構成として命令アドレス一致検出回路およびオ
ペランドアドレス一致検出回路’ｔ１組備えるのが一般
的であった。したがって、アドレス一致を検出した場会
、直ちにプロセッサのクロックを停止させオペレータの
介入を待つか、または、プロセッサへ割込み要求を出し
デバッグルーチンに制御を渡すものであった。
出回路の構成として命令アドレス一致検出回路およびオ
ペランドアドレス一致検出回路’ｔ１組備えるのが一般
的であった。したがって、アドレス一致を検出した場会
、直ちにプロセッサのクロックを停止させオペレータの
介入を待つか、または、プロセッサへ割込み要求を出し
デバッグルーチンに制御を渡すものであった。
（発明が解決しようとてる問題点）
従来のデバッグ製電は、アドレス一致を検出すると直ち
にクロック停止あるいはプロセッサ・＼の割込みを行う
ため、例えばあるサブルーチン内でクロックを止めたい
場曾は、そのサブルーチンの入口のアドレスを比較対象
アドレスと１、テア）’Ｌ／ス保持レジスタに設定しプ
ログラムを開始しアドレス一致検出によりそのサブルー
チンの入口でクロックを停止し、次にサブルーチン内の
所望のアドレスをアドレス保持レジスタに設定し直しプ
ログラムを継続してスタートしアドレス一致検出で所定
のサブルーチン内のアドレスでクロック停止させろもの
であった。
にクロック停止あるいはプロセッサ・＼の割込みを行う
ため、例えばあるサブルーチン内でクロックを止めたい
場曾は、そのサブルーチンの入口のアドレスを比較対象
アドレスと１、テア）’Ｌ／ス保持レジスタに設定しプ
ログラムを開始しアドレス一致検出によりそのサブルー
チンの入口でクロックを停止し、次にサブルーチン内の
所望のアドレスをアドレス保持レジスタに設定し直しプ
ログラムを継続してスタートしアドレス一致検出で所定
のサブルーチン内のアドレスでクロック停止させろもの
であった。
この場合クロックを停止したいアドレスがサブルーチン
内のさらにサブルーチン内にある場合は上述したような
アドレス保持レジスタへの停止アドレスの設定およびプ
ログラムの再スタート全繰返え丁必要があった。そのた
め人手介入が多くなるという欠点があった。
内のさらにサブルーチン内にある場合は上述したような
アドレス保持レジスタへの停止アドレスの設定およびプ
ログラムの再スタート全繰返え丁必要があった。そのた
め人手介入が多くなるという欠点があった。
本発明の目的はトラップアドレスがサブルーチン内にあ
るような場合でも容易にプログラムのデバッグを行なえ
ろデバッグ制御装置を提供することにある。
るような場合でも容易にプログラムのデバッグを行なえ
ろデバッグ制御装置を提供することにある。
（問題点を解決するための手段）
前記目的を達成するために本発明によるデバッグ制御装
置はトラップアドレス保持レジスタ複数個と、アドレス
バスより供給されるアドレスと、前記トラップアドレス
保持レジスタに設定さｎたアドレスとを比較し一致を検
出する複数個のアドレス一致検出回路と、前記複数個の
アドレス一致検出回路が予じめ定めた順序で一致を検出
していったときクロックストップまたはプロセッサへの
割込み要求を行なう信号を出力する判定手段とを含んで
構成されている。
置はトラップアドレス保持レジスタ複数個と、アドレス
バスより供給されるアドレスと、前記トラップアドレス
保持レジスタに設定さｎたアドレスとを比較し一致を検
出する複数個のアドレス一致検出回路と、前記複数個の
アドレス一致検出回路が予じめ定めた順序で一致を検出
していったときクロックストップまたはプロセッサへの
割込み要求を行なう信号を出力する判定手段とを含んで
構成されている。
（実施例）
以下、図面を参照して本発明をさらに詳しく説明する。
第１図は本発明によるデバッグ制御装置の一実施例を示
アブロック図である。
アブロック図である。
本実施例はトラップアドレスを保持するアドレス保持レ
ジスタｌ−１−１−３，アドレス一致検出回路２−１〜
２−３％ＡＮＤゲート３−１〜３−３、それぞれアドレ
ス一致検出回路２−１〜２−３の検出機能を有効または
無効にするクリップフロップ４−１〜４−３、ＯＲゲー
ト５−１．５−２．そｎぞれアドレス一致検出回路２−
１．２−２でアドレス一致を検出したことを示すフリッ
グフロツ７６−１．６−２．ならびにクロック制御およ
び割込み制御を行う制御回路７とを含んでいる。
ジスタｌ−１−１−３，アドレス一致検出回路２−１〜
２−３％ＡＮＤゲート３−１〜３−３、それぞれアドレ
ス一致検出回路２−１〜２−３の検出機能を有効または
無効にするクリップフロップ４−１〜４−３、ＯＲゲー
ト５−１．５−２．そｎぞれアドレス一致検出回路２−
１．２−２でアドレス一致を検出したことを示すフリッ
グフロツ７６−１．６−２．ならびにクロック制御およ
び割込み制御を行う制御回路７とを含んでいる。
フリップフロップ４−１〜４−３および６−１゜６−２
は外部のサービスプロセッサ等によｒ）ＯＮま之はＯＦ
Ｆの設定が可能である。判定手段８はＡＮＤゲート３−
１〜３−３、クリップフロップ４−１〜４−３．６−１
．６−２およびＯＲゲート５−１．５−２より構成され
る。
は外部のサービスプロセッサ等によｒ）ＯＮま之はＯＦ
Ｆの設定が可能である。判定手段８はＡＮＤゲート３−
１〜３−３、クリップフロップ４−１〜４−３．６−１
．６−２およびＯＲゲート５−１．５−２より構成され
る。
本実施例はアドレス一致検出回路２−１．２−２および
２−３の順序でアドレス一致を検出したときのみ制御回
路７によりシステムクロックの停止あるいはプロセッサ
への割込みを行う。
２−３の順序でアドレス一致を検出したときのみ制御回
路７によりシステムクロックの停止あるいはプロセッサ
への割込みを行う。
まず、デバッグしようとする７ｏグラムヲ走行させろ前
に外部の図示しないサービスプロセッサ等によりアドレ
ス保持レジスタｌ−１＆いしｌ−３に＠１ 、＠２およ
び第３のトラップアドレスを設定し、さらにアドレス−
数構出有効フラグをフリップフロップ４−１ないし４−
３に設定しておく。１０グラムの走行でＡＮＤゲート３
−１が第１のドラッグアドレスでアドレス一致を検出し
第２．第３のトラップアドレスの一致を検出しない場合
、命令フェッチのタイミングでフリッグフロツ１６−１
がＯＮとなる。
に外部の図示しないサービスプロセッサ等によりアドレ
ス保持レジスタｌ−１＆いしｌ−３に＠１ 、＠２およ
び第３のトラップアドレスを設定し、さらにアドレス−
数構出有効フラグをフリップフロップ４−１ないし４−
３に設定しておく。１０グラムの走行でＡＮＤゲート３
−１が第１のドラッグアドレスでアドレス一致を検出し
第２．第３のトラップアドレスの一致を検出しない場合
、命令フェッチのタイミングでフリッグフロツ１６−１
がＯＮとなる。
次にフリップフロッグ４−１の有効フラグがＯＮに設定
されているためＯＲゲート５−１によジフリッグフロン
グ６−１の出力は有効となりＡＮＤゲート３−２に入力
される。この状態で第２のトラップアドレスの一致を検
出し第３のトラップアドレスの一致を検出しない場合、
命令フェッチのタイミングでフリップフロッグ６−２が
ＯＮとなる。
されているためＯＲゲート５−１によジフリッグフロン
グ６−１の出力は有効となりＡＮＤゲート３−２に入力
される。この状態で第２のトラップアドレスの一致を検
出し第３のトラップアドレスの一致を検出しない場合、
命令フェッチのタイミングでフリップフロッグ６−２が
ＯＮとなる。
さらにクリップフロップ４−２がＯＮに設定されている
なめＯＲゲート５−２によりフリップフロップ６−２の
出力は有効とな、ｊｌ）ＡＮＤゲート３−３の入力とな
る。この状態でアドレス一致検出回路２−３により第３
のトラップアドレスの一致を検出するとフリップフロッ
プ４−３がＯＮであるためＡＮＤゲート３−３の出力が
ＯＮとなる。この出力は、制御回路７に入力され制御回
路７によりシステムのクロックの停止６るいはプロセッ
サへの割込みが行なわれる。
なめＯＲゲート５−２によりフリップフロップ６−２の
出力は有効とな、ｊｌ）ＡＮＤゲート３−３の入力とな
る。この状態でアドレス一致検出回路２−３により第３
のトラップアドレスの一致を検出するとフリップフロッ
プ４−３がＯＮであるためＡＮＤゲート３−３の出力が
ＯＮとなる。この出力は、制御回路７に入力され制御回
路７によりシステムのクロックの停止６るいはプロセッ
サへの割込みが行なわれる。
以上の実施例は３つのアドレス一致を順番に検−するも
のであるが、トラップアドレスを２つだけあるいは１つ
だけ設定したい場合は以下のように設定される。丁なわ
ち前者の場合は第１および第２のトラップアドレスをそ
れぞれアドレス保持レジスタ１−２および１−３に設定
し、フリップフロップ４−１６ＯＦＦとしフリップフロ
ップ４−２および４−３をＯＮにしておく。
のであるが、トラップアドレスを２つだけあるいは１つ
だけ設定したい場合は以下のように設定される。丁なわ
ち前者の場合は第１および第２のトラップアドレスをそ
れぞれアドレス保持レジスタ１−２および１−３に設定
し、フリップフロップ４−１６ＯＦＦとしフリップフロ
ップ４−２および４−３をＯＮにしておく。
後者の場合はトラップアドレスをアドレス保持レジスタ
１−３に設定レフリップフロッグ４−１および４−２１
ＯＦＦ、フリップフロップ４−３ ｗｏ Ｎにしておく
。これにより最大３つのトラップアドレスによりアドレ
ス一致の検出をすることができろ。
１−３に設定レフリップフロッグ４−１および４−２１
ＯＦＦ、フリップフロップ４−３ ｗｏ Ｎにしておく
。これにより最大３つのトラップアドレスによりアドレ
ス一致の検出をすることができろ。
（発明の効果）
以上、説明したように本発明は複数のアドレス保持レジ
スタおよびアドレス一致検出回路を設け、予め決められ
た順序でアドレス一致を検出したときのみクロック停止
あるいはプロセッサへの割込みを行うように構成されて
いるのでトラップアドレスがサブルーチン内にある場合
のように１回のアドレス−数構出で済まないようなとき
でも何度もトラップアドレスを設定し直丁ことがなくな
りプログラムのデバッグを容易に行うことができるとい
う効果がある。
スタおよびアドレス一致検出回路を設け、予め決められ
た順序でアドレス一致を検出したときのみクロック停止
あるいはプロセッサへの割込みを行うように構成されて
いるのでトラップアドレスがサブルーチン内にある場合
のように１回のアドレス−数構出で済まないようなとき
でも何度もトラップアドレスを設定し直丁ことがなくな
りプログラムのデバッグを容易に行うことができるとい
う効果がある。
第１図は本発明によるデバッグ制御装置の実施例を示す
ブロック図である。 １−１〜１−３・・・アドレス保持レジスタ２−１〜２
−３・・・アドレス一致検出回路３−１〜３−３−・・
ＡＮＤゲート ４−１〜４−３・・・クリップフロップ５−１．５−２
・・・ＯＲゲート ６−１．６−２・・・クリップフロップ。
ブロック図である。 １−１〜１−３・・・アドレス保持レジスタ２−１〜２
−３・・・アドレス一致検出回路３−１〜３−３−・・
ＡＮＤゲート ４−１〜４−３・・・クリップフロップ５−１．５−２
・・・ＯＲゲート ６−１．６−２・・・クリップフロップ。
Claims (1)
- トラップアドレス保持レジスタ複数個と、アドレスバス
より供給されるアドレスと前記トラップアドレス保持レ
ジスタに設定されたアドレスとを比較し一致を検出する
複数個のアドレス一致検出回路と、前記複数個のアドレ
ス一致検出回路が予じめ定めた順序で一致を検出してい
つたときクロックストップまたはプロセッサへの割込み
要求を行なう信号を出力する判定手段とを含むことを特
徴とするデバッグ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314565A JPS63163544A (ja) | 1986-12-24 | 1986-12-24 | デバツグ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314565A JPS63163544A (ja) | 1986-12-24 | 1986-12-24 | デバツグ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63163544A true JPS63163544A (ja) | 1988-07-07 |
Family
ID=18054808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61314565A Pending JPS63163544A (ja) | 1986-12-24 | 1986-12-24 | デバツグ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63163544A (ja) |
-
1986
- 1986-12-24 JP JP61314565A patent/JPS63163544A/ja active Pending
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