JPH0226245B2 - - Google Patents
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- Publication number
- JPH0226245B2 JPH0226245B2 JP57206993A JP20699382A JPH0226245B2 JP H0226245 B2 JPH0226245 B2 JP H0226245B2 JP 57206993 A JP57206993 A JP 57206993A JP 20699382 A JP20699382 A JP 20699382A JP H0226245 B2 JPH0226245 B2 JP H0226245B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- flag
- interrupt request
- maskable
- request signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 101100495832 Hevea brasiliensis CHI-L1 gene Proteins 0.000 description 4
- 102100024061 Integrator complex subunit 1 Human genes 0.000 description 2
- 101710092857 Integrator complex subunit 1 Proteins 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
この発明は、割込制御装置に関し、特にマイク
ロ・コンピユータ等で用いられる割込制御装置に
関する。
ロ・コンピユータ等で用いられる割込制御装置に
関する。
近年１個の半導体基板上に記憶装置、タイマ・
カウンタ、シリアル送受信機能等種々の機能を備
えたマイクロ・コンピユータが提供され、各種制
御機器等いろいろな用途に使用されるようになつ
た。このようないわゆるシングルチツプ・マイク
ロ・コンピユータにおいては、あらかじめタイ
マ・カウンタに設定された時間ごとにCPUに割
込要求信号を出力し、優先的に定められた処理を
その都度実行させたり、外部からの割込要求信号
により所定の処理を優先して実行させる、いわゆ
る割込処理が知られている。これらの割込には
CPUからの命令で割込許可フラグをリセツトす
ることによりマスクする（即ち割込を受付けない
ようにする）ことが可能なマスカブル割込と、マ
スク不可能なノンマスカブル割込（例えば緊急割
込等）とがある。従来、いずれの割込が発生した
場合でも、割込受付け時に割込許可フラグをリセ
ツトしていた。そのため、ノンマスカブル割込処
理実行後以前の処理フローへ復帰する場合、この
割込許可フラグをセツトすればよいのかそれとも
リセツトするのかの判断が不可能であつた。従つ
て、記憶装置内に割込許可フラグに相当するフラ
グを設け、これをソフトウエア的に処理するより
他に方法がなく、プログラムが煩雑となつたり、
割込処理に要する時間が長くなるという欠点があ
つた。
カウンタ、シリアル送受信機能等種々の機能を備
えたマイクロ・コンピユータが提供され、各種制
御機器等いろいろな用途に使用されるようになつ
た。このようないわゆるシングルチツプ・マイク
ロ・コンピユータにおいては、あらかじめタイ
マ・カウンタに設定された時間ごとにCPUに割
込要求信号を出力し、優先的に定められた処理を
その都度実行させたり、外部からの割込要求信号
により所定の処理を優先して実行させる、いわゆ
る割込処理が知られている。これらの割込には
CPUからの命令で割込許可フラグをリセツトす
ることによりマスクする（即ち割込を受付けない
ようにする）ことが可能なマスカブル割込と、マ
スク不可能なノンマスカブル割込（例えば緊急割
込等）とがある。従来、いずれの割込が発生した
場合でも、割込受付け時に割込許可フラグをリセ
ツトしていた。そのため、ノンマスカブル割込処
理実行後以前の処理フローへ復帰する場合、この
割込許可フラグをセツトすればよいのかそれとも
リセツトするのかの判断が不可能であつた。従つ
て、記憶装置内に割込許可フラグに相当するフラ
グを設け、これをソフトウエア的に処理するより
他に方法がなく、プログラムが煩雑となつたり、
割込処理に要する時間が長くなるという欠点があ
つた。
この発明はマスク可能な割込とマスク不可能な
割込とを容易に区別することができ、これらの割
込の終了後の復帰が簡単な割込制御装置を提供す
ることを目的とする。
割込とを容易に区別することができ、これらの割
込の終了後の復帰が簡単な割込制御装置を提供す
ることを目的とする。
本発明の割込制御装置は、マスク可能な割込要
求信号とマスク不可能な割込要求信号とを入力と
する割込制御装置において、前記マスク不可能な
割込要求信号に応答して割込要求を発生する手段
と、前記マスク不可能な割込要求信号に応答して
セツト状態となり当該割込処理の終了によりリセ
ツト状態となる第１のフラグと、前記マスク可能
な割込要求信号を受け付けるかどうかを制御する
第２のフラグであつて割込許可命令によりセツト
状態となる第２のフラグと、前記第１のフラグが
リセツト状態でかつ前記第２のフラグがセツト状
態の時のみ前記マスク可能な割込要求信号に応答
して割込要求を発生する手段と、前記マスク可能
な割込要求信号に対する割込要求の発生に応答し
て前記第２のフラグをリセツトする手段とを備
え、前記第２のフラグを前記マスク不可能な割込
要求信号に対する割込要求の発生によつてリセツ
トされないようにしたことを特徴とする。
求信号とマスク不可能な割込要求信号とを入力と
する割込制御装置において、前記マスク不可能な
割込要求信号に応答して割込要求を発生する手段
と、前記マスク不可能な割込要求信号に応答して
セツト状態となり当該割込処理の終了によりリセ
ツト状態となる第１のフラグと、前記マスク可能
な割込要求信号を受け付けるかどうかを制御する
第２のフラグであつて割込許可命令によりセツト
状態となる第２のフラグと、前記第１のフラグが
リセツト状態でかつ前記第２のフラグがセツト状
態の時のみ前記マスク可能な割込要求信号に応答
して割込要求を発生する手段と、前記マスク可能
な割込要求信号に対する割込要求の発生に応答し
て前記第２のフラグをリセツトする手段とを備
え、前記第２のフラグを前記マスク不可能な割込
要求信号に対する割込要求の発生によつてリセツ
トされないようにしたことを特徴とする。
以下この発明を図面を用いてその一実施例につ
いて説明する。
いて説明する。
まず従来の割込制御装置のブロツク図を示した
第１図について説明する。INT０〜INTnは割込
要求信号であり、RQ１０〜RQ１ｎは割込要求
フラグで、EI１１は割込許可フラグであり、そ
れぞれセツト・リセツト型フリツプフロツプであ
る。MK１１〜MK１ｎは割込マスクレジスタ、
Ａ１０〜Ａ１ｎはアンドゲート、PR１１は優先
順位回路、OR１１・OR１２はオアゲート、EX
１１はＤタイプ・フリツプフロツプである。
INT０はノンマスカブル割込であり、INT１〜
INTnはマスカブル割込である。第２図は割込処
理シーケンスを示す。まずマスクレジスタMK１
１〜MKnを論理“０”（以下、“０”と略す）に
設定し、EI（割込許可）命令により割込許可フラ
グEI１１をセツトする。これにより、全ての割
込が有効となる。次に、INT１の割込要求信号
が印加されるとRQ１１がセツトされ、RQ１１
のＱ出力が論理“１”（以下“１”と略す）、アン
ドゲートＡ１１が“１”、優先順位回路PR１１の
Ｏ１１，Ｏ１００及びアンドゲートＡ１０、オア
ゲートOR１２が“１”となりフリツプフロツプ
EX１１に読み込まれ、割込処理が実行される。
ここで優先順位回路PR１１のＯ１１出力が“１”
となるため、フリツプフロツプRQ１１はリセツ
トされ、次の割込要求信号の待機状態となる。ま
た割込許可フラグEI１１は、フリツプフロツプ
EX１１出力により自動的にリセツトされ、ノン
マスカブル割込INT０以外の割込が禁示される。
割込処理実行が完了し、EI命令、RTI（復帰）命
令を実行後もとのルーチンに復帰する。しかし、
ノンマスカブル割込INT０は、フリツプフロツ
プEI１１の状態によらず、割込処理が実行され、
それによつてフリツプフロツプEI１１はリセツ
トされる。このためINT０に対応する割込処理
実行後、EI命令あるいはDI（割込禁示）命令のど
ちらを実行してRTI命令によりもとのルーチンに
復帰するか、判断が不可能であつた。また、記憶
装置（図示せず）内に割込許可フラグEI１１に
相当するフラグを設け、ソフトウエア的に処理す
る方法もあるが、プログラムが非常に煩雑となつ
たり、割込処理実行に要する時間が長くなるとい
う欠点があつた。第３図は、この発明の一実施例
を示すブロツク図である。RQ３０〜RQ３ｎは
割込要求フラグ、EI３０はノンマスカブル割込
INT０の割込処理実行中を示すフラグ、EI３１
は割込許可フラグを示し、それぞれセツト・リセ
ツト型フリツプフロツプである。MK３１〜MK
３ｎは割込マスクレジスタ、Ａ３０〜Ａ３ｎはア
ンドゲート、PR３１は優先順位回路、OR３１・
OR３２はオアゲート、EX３０・EX３１はＤタ
イプフリツプフロツプである。第４図はノンマス
カブル割込INT０の処理シーケンスを示す。
INT０の割込要求信号が印加されると、割込要
求フラグRQ３０がセツトされ、Ｑ出力が“１”
となり、割込実行中フラグEI３０がセツトされ
るとともにフリツプフロツプEX３０に読込まれ
る。フリツプフロツプEX３０の出力を受け、オ
アゲートOR３２が“１”となり、割込処理が実
行される。また優先順位回路PR３１のＯ３０が
“１”となり割込要求フラグRQ３０がリセツト
される。ここで、割込処理実行中フラグEI３０
はセツト状態であるため、他の割込は禁示されア
ンドゲートＡ３０出力は“０”となる。割込許可
フラグEI３１は、ノンマスカブル割込INT０の
割込時に変化しないため、割込処理実行後EI命
令を実行せず、RTI命令実行後、もとのルーチン
に復帰する。またRTI命令実行時、INT０割込
処理実行中フラグEI３０はリセツトされ、割込
許可フラグEI３１の出力により他の割込の許可、
不許可が決まる。
第１図について説明する。INT０〜INTnは割込
要求信号であり、RQ１０〜RQ１ｎは割込要求
フラグで、EI１１は割込許可フラグであり、そ
れぞれセツト・リセツト型フリツプフロツプであ
る。MK１１〜MK１ｎは割込マスクレジスタ、
Ａ１０〜Ａ１ｎはアンドゲート、PR１１は優先
順位回路、OR１１・OR１２はオアゲート、EX
１１はＤタイプ・フリツプフロツプである。
INT０はノンマスカブル割込であり、INT１〜
INTnはマスカブル割込である。第２図は割込処
理シーケンスを示す。まずマスクレジスタMK１
１〜MKnを論理“０”（以下、“０”と略す）に
設定し、EI（割込許可）命令により割込許可フラ
グEI１１をセツトする。これにより、全ての割
込が有効となる。次に、INT１の割込要求信号
が印加されるとRQ１１がセツトされ、RQ１１
のＱ出力が論理“１”（以下“１”と略す）、アン
ドゲートＡ１１が“１”、優先順位回路PR１１の
Ｏ１１，Ｏ１００及びアンドゲートＡ１０、オア
ゲートOR１２が“１”となりフリツプフロツプ
EX１１に読み込まれ、割込処理が実行される。
ここで優先順位回路PR１１のＯ１１出力が“１”
となるため、フリツプフロツプRQ１１はリセツ
トされ、次の割込要求信号の待機状態となる。ま
た割込許可フラグEI１１は、フリツプフロツプ
EX１１出力により自動的にリセツトされ、ノン
マスカブル割込INT０以外の割込が禁示される。
割込処理実行が完了し、EI命令、RTI（復帰）命
令を実行後もとのルーチンに復帰する。しかし、
ノンマスカブル割込INT０は、フリツプフロツ
プEI１１の状態によらず、割込処理が実行され、
それによつてフリツプフロツプEI１１はリセツ
トされる。このためINT０に対応する割込処理
実行後、EI命令あるいはDI（割込禁示）命令のど
ちらを実行してRTI命令によりもとのルーチンに
復帰するか、判断が不可能であつた。また、記憶
装置（図示せず）内に割込許可フラグEI１１に
相当するフラグを設け、ソフトウエア的に処理す
る方法もあるが、プログラムが非常に煩雑となつ
たり、割込処理実行に要する時間が長くなるとい
う欠点があつた。第３図は、この発明の一実施例
を示すブロツク図である。RQ３０〜RQ３ｎは
割込要求フラグ、EI３０はノンマスカブル割込
INT０の割込処理実行中を示すフラグ、EI３１
は割込許可フラグを示し、それぞれセツト・リセ
ツト型フリツプフロツプである。MK３１〜MK
３ｎは割込マスクレジスタ、Ａ３０〜Ａ３ｎはア
ンドゲート、PR３１は優先順位回路、OR３１・
OR３２はオアゲート、EX３０・EX３１はＤタ
イプフリツプフロツプである。第４図はノンマス
カブル割込INT０の処理シーケンスを示す。
INT０の割込要求信号が印加されると、割込要
求フラグRQ３０がセツトされ、Ｑ出力が“１”
となり、割込実行中フラグEI３０がセツトされ
るとともにフリツプフロツプEX３０に読込まれ
る。フリツプフロツプEX３０の出力を受け、オ
アゲートOR３２が“１”となり、割込処理が実
行される。また優先順位回路PR３１のＯ３０が
“１”となり割込要求フラグRQ３０がリセツト
される。ここで、割込処理実行中フラグEI３０
はセツト状態であるため、他の割込は禁示されア
ンドゲートＡ３０出力は“０”となる。割込許可
フラグEI３１は、ノンマスカブル割込INT０の
割込時に変化しないため、割込処理実行後EI命
令を実行せず、RTI命令実行後、もとのルーチン
に復帰する。またRTI命令実行時、INT０割込
処理実行中フラグEI３０はリセツトされ、割込
許可フラグEI３１の出力により他の割込の許可、
不許可が決まる。
このように、ノンマスカブル割込処理実行時、
割込許可フラグに影響を与えない（すなわちリセ
ツトしない）ため、ノンマスカブル割込処理実行
後もとのルーチンに復帰してもマスカブル割込許
可フラグは変化しない。
割込許可フラグに影響を与えない（すなわちリセ
ツトしない）ため、ノンマスカブル割込処理実行
後もとのルーチンに復帰してもマスカブル割込許
可フラグは変化しない。
以上の説明で明らかなように、この発明によれ
ば、ノンマスカブル割込処理実行後EI命令ある
いはDI命令のどちらの命令を実行するかの判断
が全く不要である。また記憶装置内に割込許可フ
ラグに相当するフラグを設け、ソフトウエア的に
処理する必要がないため、プログラム作成が容易
であり、割込処理実行時間が短縮される。
ば、ノンマスカブル割込処理実行後EI命令ある
いはDI命令のどちらの命令を実行するかの判断
が全く不要である。また記憶装置内に割込許可フ
ラグに相当するフラグを設け、ソフトウエア的に
処理する必要がないため、プログラム作成が容易
であり、割込処理実行時間が短縮される。
従つて、マイクロコンピユータ等の情報処理装
置に適要した場合、非常に有効で汎用性の高い割
込制御装置を提供することができる。
置に適要した場合、非常に有効で汎用性の高い割
込制御装置を提供することができる。
第１図は、従来の割込制御装置を示すブロツク
図、第２図は第１図を説明するための割込シーケ
ンス図、第３図はこの発明の一実施例を示すブロ
ツク図、第４図は第３図を説明するための割込シ
ーケンス図である。 RQ１０〜RQ１ｎ，EI１１，RQ３０〜RQ３
ｎ，EI３０，EI３１…セツト・リセツト型フリ
ツプフロツプ、MK１１〜MK１ｎ，MK３１〜
MK３ｎ…レジスタ、EX１１，EX３０，EX３
１…Ｄタイプフリツプフロツプ、Ａ１０〜Ａ１
ｎ，Ａ３０〜Ａ３ｎ…アンドゲート、OR１１，
OR１２，OR３１，OR３２…オアゲート、PR１
１，PR３１…優先順位回路。
図、第２図は第１図を説明するための割込シーケ
ンス図、第３図はこの発明の一実施例を示すブロ
ツク図、第４図は第３図を説明するための割込シ
ーケンス図である。 RQ１０〜RQ１ｎ，EI１１，RQ３０〜RQ３
ｎ，EI３０，EI３１…セツト・リセツト型フリ
ツプフロツプ、MK１１〜MK１ｎ，MK３１〜
MK３ｎ…レジスタ、EX１１，EX３０，EX３
１…Ｄタイプフリツプフロツプ、Ａ１０〜Ａ１
ｎ，Ａ３０〜Ａ３ｎ…アンドゲート、OR１１，
OR１２，OR３１，OR３２…オアゲート、PR１
１，PR３１…優先順位回路。
Claims (1)
- １ マスク可能な割込要求信号とマスク不可能な
割込要求信号とを入力とする割込制御装置におい
て、前記マスク不可能な割込要求信号に応答して
割込要求を発生する手段と、前記マスク不可能な
割込要求信号に応答してセツト状態となり当該割
込処理の終了によりリセツト状態となる第１のフ
ラグと、前記マスク可能な割込要求信号を受け付
けるかどうかを制御する第２のフラグであつて割
込許可命令によりセツト状態となる第２のフラグ
と、前記第１のフラグがリセツト状態でかつ前記
第２のフラグがセツト状態の時のみ前記マスク可
能な割込要求信号に応答して割込要求を発生する
手段と、前記マスク可能な割込要求信号にもとず
く割込要求の発生に応答して前記第２のフラグを
リセツトする手段とを備え、前記第２のフラグを
前記マスク不可能な割込要求信号にもとずく割込
要求の発生によつてリセツトしないようにしたこ
とを特徴とする割込制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20699382A JPS5998256A (ja) | 1982-11-26 | 1982-11-26 | 割込制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20699382A JPS5998256A (ja) | 1982-11-26 | 1982-11-26 | 割込制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5998256A JPS5998256A (ja) | 1984-06-06 |
| JPH0226245B2 true JPH0226245B2 (ja) | 1990-06-08 |
Family
ID=16532404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20699382A Granted JPS5998256A (ja) | 1982-11-26 | 1982-11-26 | 割込制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5998256A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2538885B2 (ja) * | 1986-08-12 | 1996-10-02 | 富士通株式会社 | 割り込み制御回路 |
| JPH0693226B2 (ja) * | 1987-01-31 | 1994-11-16 | 日本電気株式会社 | 割込報告側装置 |
| JPS6458025A (en) * | 1987-08-28 | 1989-03-06 | Seiko Epson Corp | Interruption processing circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5295322U (ja) * | 1976-01-14 | 1977-07-16 |
-
1982
- 1982-11-26 JP JP20699382A patent/JPS5998256A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5998256A (ja) | 1984-06-06 |
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