JPH0365751A - 多重プロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は複数のプログラムを同時に並列処理する複数の
プロセッサと共通メモリを有する多重プロセッサシステ
ムに関する。

従来の技術 複数のプロセッサが共通に使用することのできるメモリ
を介して接続されている多重プロセッサシステムにおい
て、複数個の遂次型プログラムが同時に並列処理をおこ
ない、全体としてひとつの非同期処理を行なおうとする
場合、共通メモリ上にある共有データに対するアクセス
に際しては相互排除の実現が必要となる。

従来から、上記相互排除を実現するための手法としてい
くつかの同期基本命令系が提案されている。これらの同
期基本命令を実現する際、同期基本命令の実行の内のあ
る範囲の動作については、他の同期基本命令の実行によ
って妨害されてはならない部分（非可分操作〉が必ず存
在する。

例として、同期基本命令のうちのＰ−■オペレーション
について非可分操作を説明する。第５図に、Ｐオペレー
ションのフローチャートを、第６図に■オペレーション
のフローチャートを示す。ここで、第５図におけるブロ
ック１０１の動作および第６図におけるブロック２０１
の動作は、保護変数Ｓ　（Ｓｅｍａｐｈｏｒｅ）を更新
するもので、それぞれＳ−８−１およびＳ’−Ｓ＋１で
示されているが、この動作を更に分解すると、第７図に
示す動作となる。第７図においてブロック３０１の動作
とブロック３０３の動作との間に、もし、他のプロセッ
サ上で動作するプログラムで実行されたＰまたはＶオペ
レーションによってブロック３０３の動作が実行された
とすると、いま、問題にしているプログラムにとって、
ブロック３０１で読んだＳの値は本当の値ではなかった
ことになり、正しいＰ−Ｖオペレーションは成立しない
。

よって、第５図、第６図のブロック１０１．２０１の動
作は非可分操作である。

非可分操作を多重プロセッサシステムにおいて実行する
ためには、何らかのハードウェアレベルの機能が必要で
ある。従来から提案されている方式には次の２つがある
。

（１）　　テストアンドセット（ｔｅｓｔａｎｄｓｅｔ
　）命令を用いる。

（２）共通メモリのロック（Ｌｏｃｋ）命令、アンロッ
ク（Ｕｎｌｏｃｋ　）命令を用いる。

ｔｅｓｔａｎｄｓｅｔ命令は、ハードウェア命令の一種
で、変数を読み出し、その値をあらかじめ決められた領
域へ格納し、上記変数を１にセットするものである。例
として、ｔｅｓｔａｎｄｓｅｔ　（ａ　、　ｂ　）命令
の操作を第８図に示す。第８図から明らかな様に、ｔｅ
ｓｔａｎｄｓｅｔ命令そのものも非可分操作である。す
なわち、ｔｅｓｔａｎｄｓｅｔ命令とは、同期基本命令
の実現のために必要な各種の非可分操作を単一の非可分
操作に集約したものと言える。

ｔｅｓｔａｎｄｓｅｔ命令の実現方法としては、特殊な
ハードウェアのフラグを持ち、非可分操作をハードウェ
ア的に実現しているものもあるが、もしフラグを共通メ
モリ上に持つなら結局（２）の共通メモリのＬｏｃｋ、
　Ｕｎｌｏｃｋ機能を用いることになる。第９図にｔｅ
ｓｔａｎｄｓｅｔ命令を使用したＰオペレーションの動
作を示す。

Ｃ）の共通メモリのＬｏｃｋ、　Ｕｎｌｏｃｋ命令を用
いる方法は非可分動作の間、他のプログラムが共通メモ
リ上のＳをアクセスすることができない様に共通メモリ
全体を他プログラムからアクセス禁止にする方法である
。第１０図にＬｏｃｋ、　Ｕｎｌｏｃｋ命令を使用した
Ｐオペレーションの動作を示す。尚、Ｌｏｃｋ命令自体
はアービタ機能を持ったハードウェアで実現されるのが
普通である。

発明が解決しようとする課題 以上説明した従来の方法では次に示す欠点があった。（
２）の方式は共通メモリ全体を他プログラムから使用禁
止にしてしまうため、同期基本命令以外の目的で共通メ
モリを使用しようとするプログラムに待動作をさせる事
になり性能上の問題がある。（１）の方式はもし共通メ
モリ上にフラグを持つなら結局（２）の共通メモリのＬ
ｏｃｋ、　Ｕｎｌｏｃｋ機能を用いることになり、（２
）と同じ問題がある。また、フラグをハードウェアで持
つ場合には、フラグの数が固定になってしまい、プログ
ラムに応じた必要なフラグを用意できないという問題が
ある。

課題を解決するための手段 本発明の目的は、プロセッサが相互排除を必要とする命
令を実行する際、各プロセッサに対して互いに重複しな
い排他的クロックを与えるタイミング装置と、プロセッ
サからセット・リセット可能なフリップフロップにより
、ただ一つのプロセッサのみがクリティカルセクション
に入ることができ、非可分操作のみを互いに排他的に実
行し、一つのプロセッサで非可分操作が実行されても他
のプロセッサで動作するプログラムの非可分操作でない
部分の共通メモリの使用を可能とし、また、ｔｅｓｔａ
ｎｄｓｅｔ命令用のフラグの数にプログラムが影響され
ることのない、柔軟でかつ性能良く同期基本命令を実現
できる多重プロセッサシステムを提供することにある。

作用 本発明によれば、プロセッサが相互排除を必要とする命
令を実行する際、タイミング装置により与えられるクロ
ックがこのプロセッサを選択している期間であり、かつ
フリップフロップがリセット状態であれば、前記命令を
実行するが、クロックがこのプロセッサを選択していな
いか、または、前記フリップフロップがセット状態であ
れば、このプロセッサ自身のシステムクロックを停止し
、前記命令の実行を停止することを特徴とする多重プロ
セッサシステムが得られる。

実施例 次に本発明の実施例について図面を参照して説明する。

第１図に本発明の一実施例を示す。プロセッサ１は各々
専用バス２に接続された専用メモリ３を持ち、他のプロ
セッサｌとは独立に処理が可能となっている。複数のプ
ログラムによる並列処理をおこなう為には、プロセッサ
１それぞれのプログラムが、相互にデータの授受をおこ
なったり、同期基本命令の実行によってプログラム間の
同期をとる必要がある。このため、全ての専用バス２は
、バスカプラ４を通して、共有バス５を介し、１つの共
有メモリ６に接続されている。共通メモリ６を複数のプ
ロセッサ１から利用するためには、共通バス５の競合の
問題を解決する必要があるが、それは本実施例の主旨で
はないので、図から省いである。各プロセッサ１からは
、ＦＦＳ７゜ＦＦＲ８が出力され、それぞれＯＲゲート
１３゜１４を介して、フリップフロップ９のＳ入力、Ｒ
入力に接続される。プリップ７０ツブ９のＱ出力１０　
（ＡＣＴＩＶＥ＞は、全プロセッサに接続される。タイ
ミング装置１１からは、各プロセッサ１に対する選択信
号１２が、プロセッサ１へ接続され、各選択信号１２は
、互いに重複しない排他的クロックである。

第２図に第１図の中で示したプロセッサ１についてその
内部構成の一部を示す。本図で示した範囲は主要部分の
みで、演算部といった部分については省いである。

同期基本命令の命令語が、専用メモリ３又は、共通メモ
リ６から読み出され、第２図のインストラクションレジ
スタ８０２へ信号線８０１を介して入力される。インス
トラクションレジスタに格納された同期基本命令の命令
語は、信号線８０３を介してマツピングＲＯＭ８０４に
入力され、命令語の命令コードから、その命令を実行す
るための一連のマイクロプログラムの開始番地８０５を
発生する。マイクロプログラムの開始番地８０５は、プ
ロセッサ１のシステムクロックの一つであるＣＫＡ８２
３をＡＮＤゲート８２５でゲートした出力ＣＬＫ８２６
の立ち上がりで、スタートアドレスレジスタ８０６に取
り込まれる。スタートアドレスレジスタ８０６の内容は
、信号線８０７を介してマルチプレクサ８２１に接続さ
れる。マルチプレクサ８２１は、パイプラインレジスタ
８１１から出力されるマイクロインストラクションのネ
タストアドレス選択フィールド８２２の値に応じて、上
記スタートアドレスレジスタ８０６の出力８０７．マイ
クロプログラムカウンタレジスタ８１９の出力８２０．
パイプラインレジスタ８１１から出力されるマイクロイ
ンストラクションのアドレスフィールド８１２の中から
一つを選択する。マルチプレクサ８２１の出力８０８に
よりマイクロプログラムＲＯＭ８０９からマイクロイン
ストラクションが選択され、ＣＬＫ８２６の立ち上がり
で、信号線８１０を介してパイプラインレジスタ８１１
に取り込まれる。インクリメンタ８１７は、マルチプレ
クサの出力８０８を１だけ増分し、その出力８１８がＣ
ＬＫ８２６の立ち上がりでマイクロプログラムカウンタ
レジスタ８１９に取り込まれる。ＣＬＫ８２６は、ＡＮ
Ｄゲート８２５の出力であり、エツジトリガＤタイププ
リップフロップ８１５のＱ出力が論理１であればＣＫＡ
８２３がＡＮＤゲート８２５を通して出力されるが、上
記Ｑ出力が論理Ｏであれば、ＣＬＫ８２６は論理φに固
定され、従ってプロセッサ１は停止する。エツジトリガ
Ｄタイプフリップ７０ツブ８１５のＤ入力には、パイプ
ラインレジスタ８１１から出力されるマイクロインスト
ラクションの排他実行要求ビット８２７が接続され、Ｃ
ＫＢ８２４の立ち上がりエツジで取り込まれる。また、
上記フリップフロップ８１５のすセット入力には、第１
図の中で示したフリップフロップのＱ出力１０と、プロ
セッサ選択信号１２と、ＣＫＢ８２４をＡＮＤゲート８
１３により論理積をとった信号８１４が接続される。

今、スタートアドレスレジスタに格納されている、同期
基本命令を実行するためのマイクロプログラムの開始番
地を、ネクストアドレス選択フィールド８２２により選
択すると、次のＣＬＫ８２６の立ち上がりで、一連のマ
イクロプログラムの第１マイクロインストラクシヨンが
、パイプラインレジスタ８１１に取り込まれる。上記第
１マイクロインストラクシヨンのネクストアドレス選択
フィールド８２２は、ネタストアドレスソースとしてマ
イクロプログラムカウンタ８１９を選択、また、排他実
行要求ビット８２７を論理１とする。上記排他実行要求
ビット８２７の値は、ＣＫＢ８２４の立ち上がりエツジ
でＤタイプフリッププロップ８１５に取り込まれ、回出
力８１６を論理Ｏにする。ここで、フリップフロップ９
のＱ出力１０とプロセッサ選択信号１２の両方共論理１
であれば、ＣＫＢ８２４が論理１の期間、上記Ｄタイプ
フリップフロップ８１５がリセットされ、Ｑ出力８１６
は論理１にもどる。従って、ＣＬＫ８２６は通常通り出
力され、プロセッサ１は第２マイクロインストラクシヨ
ンを実行することができる。一方、フリッププロップ９
のＱ出力１０とプロセッサ選択信号のどちらか一方でも
論理０であれば、上記Ｄタイプフリップフロップ８１５
はリセットされず、Ｑ出力は論理Ｏのままなので、次の
マシンサイクル以降ＣＬＫ８２６が出力されず、プロセ
ッサ１は命令の実行を停止する。その後、フリップフロ
ップ９の百出力１０とプロセッサ選択信号の両方共論理
１になると、Ｄタイプフリップフロップ８１５がリセッ
トされ、プロセッサ１は、第２マイクロインストラクシ
ヨンから実現を再開できる。第２マイクロインストラク
シヨンでは、排他実行制御ビット８２７を論理Ｏにもど
すと共に、ＦＦＳ７を論理１としフリップフロップ９を
セットする。以降のマイクロインストラクションで、相
互排除を要する命令の実行を行い、実行終了時点でＦＦ
Ｒ８を論理１とすることによりフリップフロップ９をリ
セットする。

第３図に、前述した一連の動作のタイミング図を示す。

図では、プロセッサ選択信号１２が論理Ｏであった為、
第２マイクロインストラクシヨンに進まない様子を示し
ている。今、ＣＫＡ８２３の同期すなわちマシンサイク
ルをＭＣＹとすると、プロセッサ選択信号１２とブリッ
プフロップ９のＱ出力１０の両方が論理１となるという
条件がそろったサイクルから、フリップフロップ９がセ
ットされ終わるサイクルまで、それぞれのサイクルを含
めて３マシンサイクルを要する。従って、プロセッサ（
ｎ）のマシンサイクルをＭＣＹ（ｎ）とすると、プロセ
ッサ（ｎ）が、フリップフロップ９をセットしようとし
ている間に、フリップ７０ツブ＜ｎ＋１）が選択されて
フリップフロップ９を同時にセットし始めることを避け
るため、第４図に示すように、プロセッサ（ｎ）に対す
る選択信号ＰＨｎと、プロセッサ（ｎ＋１）に対する選
択信号ＰＨｎ＋１の間には、３ＭＣＹ以上の間隔をあけ
ている。

発明の効果 本発明は、以上説明したように、プロセッサが相互排除
を要する命令を実行する際、タイミング装置により与え
られるクロックがこのプロセッサを選択している期間で
あり、かつ、フリップフロップがリセット状態であれば
、前記命令を実行するが、クロックがこのプロセッサを
選択していないか、または、前記フリップフロップがセ
ット状態であれば、このプロセッサ自身のシステムクロ
ックを停止し、前記命令を実行せず待ち状態に入ること
により、１つのプロセッサのみが、非可分操作のみを排
他的に実行し、１つのプロセッサが共通メモリを非可分
操作により専有することなく効率良く、また、ｔｅｓｔ
ａｎｄｓｅｔ命令のフラグの数に影響されることなく柔
軟に命令を実行できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示すプロセッサ１を説明するブロック図、第３
図はプロセッサ１の動作を説明するタイミングチャート
、第４図はタイミング装置から出力される各プロセッサ
選択信号の関係を示すタイミングチャート、第５図、第
６図はそれぞれＰオペレーションのフローチャートとＶ
オペレーションのフローチャート、第７図は第５図、第
６図に示すブロック１０１，２０１の詳細を説明するフ
ローチャート、第８図はｔｅｓｔａｎｄｓｅｔ命令のフ
ローチャート、第９図はｔｅｓｔａｎｄｓｅｔ命令を用
いたＰオペレーションのフローチャート、第１０図はＬ
ｏｃｋ、　Ｕｎｌｏｃｋ命令を用いたＰオペレーション
のフローチャートである。 １・・・・・・プロセッサ、３・・・・・・専用メモリ
、４・・・・・・バスカブラ、６・・・・・・共通メモ
リ、９・・・・・・フリップフロップ、１１・・・・・
・タイミング装置、８０２・・・・・・インストラクシ
ョンレジスタ、８０４・・・・・・マツピングＲＯＭ、
８０６・・・・・・スタートアドレスレジスタ、８０９
・・・・・・マイクロプログラムＲＯＭ、８１１・・・
・・・パイプラインレジスタ、８１５・・・・・・エツ
ジトリガＤタイプフリップフロップ、８１７・・・・・
・インクリメンタ、８１９・・・・・・マイクロプログ
ラムカウンタレジスタ、８２１・・・・・・マルチプレ
クサ。

Claims (1)

【特許請求の範囲】
1. 少なくとも２つのプロセッサと、前記各プロセッサに対
   して互いに重複しない排他的クロックを与えるタイミン
   グ装置と、前記プロセッサからセット・リセット可能な
   フリップフロップとから構成される多重プロセッサシス
   テムであって、前記プロセッサは、相互排除を必要とす
   る命令を実行する際、前記タイミング装置により与えら
   れるクロックがこのプロセッサを選択している期間であ
   り、かつ前記フリップフロップがリセット状態であると
   きに、前記命令を実行し、一方、前記クロックがこのプ
   ロセッサを選択していないか、または、前記フリップフ
   ロップがセット状態であるときには、このプロセッサ自
   身のシステムクロックを停止し、前記命令の実行を停止
   する機能を備えたことを特徴とする多重プロセッサシス
   テム。