JP2538885B2

JP2538885B2 - 割り込み制御回路

Info

Publication number: JP2538885B2
Application number: JP61189338A
Authority: JP
Inventors: 正弘才田; 修片倉; 一良岡部; 英幸菅原; 宏幸岸本
Original assignee: PII EFU YUU KK; Fujitsu Ltd
Current assignee: PII EFU YUU KK; Fujitsu Ltd
Priority date: 1986-08-12
Filing date: 1986-08-12
Publication date: 1996-10-02
Anticipated expiration: 2011-10-02
Also published as: JPS6345638A

Description

【発明の詳細な説明】〔概要〕割り込み信号の立ち上がりを検出したことで割り込み
信号を認識し，且つ最高レベルの割り込み信号をマスク
できないマイクロプロセッサ（MPU）に対する割り込み
制御を行う割り込み制御回路であって、前記マイクロプ
ロセッサへの割り込み要求信号の入力を制御する割り込
み許可フラグと、前記マイクロプロセッサ（MPU）に入
力している割り込み要求信号のレベルが最高位であるこ
とを示す信号と、最高レベルの割り込み要因信号（A7）
との論理積で、最高レベルの割り込み信号（LV7）を検
出して、前記割り込み許可フラグを無効化する機構、具
体的には、上記割り込み許可フラグを“オフ（割り込み
不許可状態）”にしても、該割り込みレベル判定回路が
上記最高位の割り込みレベル信号を検出している間は、
割り込み許可状態の侭にする割り込み許可フラグ無効化
回路と、前記割り込み許可フラグ無効化回路により割り
込み許可状態にされた割り込み要求信号を保持して、前
記マイクロプロセッサに供給するためのフリップフロッ
プを設けることにより、前記割り込み許可フラグ無効化
回路で、マイクロプロセッサ（MPU）に入力されている
割り込み要求信号が最高レベルの割り込み要求信号であ
り，且つ割り込み要因信号（An）に最高レベルの割り込
み要因信号（A7）があることを検出したとき、該割り込
み許可フラグのオフ，オンに関係なく、前記割り込み許
可状態にされた割り込み要求信号を保持して、上記マイ
クロプロセッサに供給するようにしたものである。

〔産業上の利用分野〕

本発明は、割り込み信号の立ち上がりを検出したこと
で割り込み信号を認識し、且つ最高レベルの割り込み信
号をマスクできないマイクロプロセッサ（MPU）に対す
る割り込み制御を行う割り込み制御回路に関する。

最近の半導体技術の進歩に伴い、汎用のマイクロプロ
セッサ（MPU）を使用して、計算機システムの中央処理
装置（CPU）を構築することが盛んになってきた。

このような、汎用のマイクロプロセッサ（MPU）にお
ける割り込み機構においては、その最高レベルの割り込
み信号を禁止できないようにしていることが多い。

従って、該マイクロプロセッサ（MPU）の外部に、ソ
フトウェアによって制御できる割り込み許可フラグを設
け、該割り込み許可フラグをマイクロプロセッサ（MP
U）内の内部バス14を介して制御し、この最高レベルの
割り込みを禁止するように構築している。

通常、１つの割り込み要因が生起すると、その割り込
み要因に対する割り込み処理に入る迄の間、他の全ての
割り込み要因に対する処理を抑止する必要があり、上記
割り込み許可フラグをソフトウェアにより‘オフ’とす
るが、該割り込み処理に入ると、同じ割り込みレベル
か，又は下位の割り込みレベルの他の割り込みは、マイ
クロプロセッサ（MPU）内部の禁止FFで抑止し、その割
り込み要因のレベルより高位の割り込みを受け付ける為
に、上記割り込み許可フラグを‘オン’とする操作をル
ーチン化して、全ての割り込み処理で共通に使用するよ
うにしている。

そうすると、最高レベルの割り込み要因が生起してい
る場合、マイクロプロセッサ（MPU）の内部では、該最
高レベルの割り込み要因をマスクできない為、上記割り
込み許可フラグの‘オフ’→‘オン’動作を行う必要が
あるが、この動作によって、該最高レベルの割り込み要
因が再度生起したように見える問題があり、効果的な対
応策が待たれていた。

〔従来の技術と発明が解決しようとする問題点〕

第４図は、従来の割り込み制御方式を説明する図であ
り、（ａ）は構成例を示し、（ｂ）は問題点を説明する
動作をタイムチャートで示している。

通常、汎用のマイクロプロセッサ（MPU）１において
は、該マイクロプロセッサ（MPU）１に入力されている
割り込み要求信号（Ｃ）のレベル変化点を割り込み受付
回路13で検出して、割り込み信号を認識している。

このようなマイクロプロセッサ（MPU）１内において
は、通常の割り込み要求信号（Ａ）が、例えば、エンコ
ーダ３で割り込み要因信号（An）をエンコードして生起
されると、マイクロプロセッサ（MPU）１内において、
デコーダ12でデコードされ、禁止FF11が‘オフ’である
と、割り込み受付回路13で受付られ、マイクロプロセッ
サ（MPU）１内の、当該割り込み要因に対応する禁止FF1
1を‘オン’とし、当該割り込み要因の割り込みレベル
以下の割り込みを禁止し、MPU内部処理・割り込み元へ
の受信通知を行い、MPU内部の割り込み処理の走行レベ
ルを確定する。

なお、「走行レベルを確定する」とは、「ソフトウェ
アで管理しているデータの整合性を確保すること」であ
り、この走行レベルを確定するためのソフトウェア処理
を行う一定期間、割り込み禁止状態にする必要があるた
め、割り込み元への受信通知を行った後に、該マイクロ
プロセッサ（MPU）１の外部に設けられている割り込み
許可フラグ２を、内部バス14を介してソフトウェアによ
り‘オフ’とし、一時的に、全ての割り込み要因が、当
該マイクロプロセッサ（MPU）１に入ってくるのを抑止
しておき、その後、ソフトウェアで管理しているデータ
の整合性を確保できたとき、該割り込み許可フラグ２を
‘オン’として，当該割り込みレベルより、高位の割り
込みを受付るようにしている。

一般に、割り込み要求元における割り込み要因信号の
停止には、MPUからの割り込み要求受信通知により行う
ものと、ソフトウェアの指示により行うものの二種類が
ある。この従来例では、割り込み要求元は、割り込み要
因信号の停止をソフトウェアの指示により行うもの、即
ち、MPUからの割り込み要求受信通知を受けても割り込
み要因信号の送出を停止しないものとする。

上記のように、外部の割り込み許可フラグ２を、ルー
チン化されているソフトウェアにより、内部バス14を介
して‘オフ’→‘オン’にすると、割り込み要因信号は
未だ停止されていないから、第４図（ｂ）に示したよう
に、マイクロプロセッサ（MPU）１に対する割り込み要
求信号が、再度‘オン’となってマイクロプロセッサ
（MPU）１に入力される。

ここで割り込み要求信号（Ｃ）が最高レベル未満の割
り込み要求信号であるならば、マイクロプロセッサ（MP
U）１の内部に当該レベル以下の割り込み処理を禁止す
るための禁止FF11があるから、「再度当該レベルの割り
込みがあった」と誤認する恐れはない。

しかし割り込み要求信号（Ｃ）が最高レベルの割り込
み要求信号であるとすると、マイクロプロセッサ（MP
U）１の内部に以後の最高レベルの割り込みを禁止する
ための禁止FF11が存在しないので、再度の最高レベルの
割り込み要求信号の変化が検出される。

このように、割り込み要求信号（Ｃ）が最高レベルの
割り込み要求信号である場合には、単に、割り込み許可
フラグ２を‘オフ',‘オン’するだけで、再度最高レベ
ルの割り込みが発生したように見えてしまうことにな
る。

そこで、上記最高レベルの割り込みの再割り込みを抑
止する為に、ソフトウェアが上記割り込み許可フラグ２
を‘オフ’とするときには、現在の割り込み信号の割り
込みレベルを調べ、マイクロプロセッサ（MPU）１の内
部ではマスクできない最高レベルの割り込みであること
を認識したときには、上記割り込み許可フラグ２を‘オ
フ’としない（即ち、‘オン’の儘とする）ように制御
する必要があった。

その為、当該割り込み許可フラグ２に対する‘オフ',
‘オン’処理が、全ての割り込み要因に対して共通化で
きなくなり（即ち、ルーチン化できなくなり）、割り込
み処理が複雑になると云う問題があった。

本発明は上記従来の欠点に鑑み、ソフトウェアが、割
り込みのレベルを意識しなくて良く、走行レベルが一定
でない割り込み処理を単純化できる割り込み制御回路を
提供することを目的とするものである。

〔問題点を解決するための手段〕

第１図は、本発明の割り込み制御回路の原理ブロック
図である。

本発明においては、割り込み信号の立ち上がりを検出
したことで割り込み信号を認識し，且つ最高レベルの割
り込み信号をマスクできないマイクロプロセッサ（MP
U）１に対する割り込み制御を行う割り込み制御回路で
あって、前記マイクロプロセッサ（MPU）１への割り込み要求
信号の入力を制御する割り込み許可フラグ２と、前記マ
イクロプロセッサ（MPU）１に入力している割り込み要
求信号のレベルが最高位であることを示す信号と、最高
位レベルの割込み要因信号とにもとづき、割込み要因レ
ベルが最高位であることを示す割り込みレベル信号を出
力する割り込みレベル判定回路４と、前記割り込みレベル判定回路４から出力される割り込
みレベル信号により、前記割り込み許可フラグ２を割り
込み不許可状態（即ち、“オフ”）にしても、割り込み
要求信号のマイクロプロセッサ（MPU）１への入力を許
可状態のままにする割り込み許可フラグ無効化回路６
と、前記割り込み許可フラグ無効化回路６によりマイクロ
プロセッサ（MPU）１への入力を許可状態のままにされ
た割り込み要求信号を保持して、前記マイクロプロセッ
サに供給するためのフリップフロップ（FF）５と、を有するように構成する。

具体的には、上記マイクロプロセッサ（MPU）１の外
部に設けられている割り込み制御回路において、該マイ
クロプロセッサ（MPU）１に入力している割り込み要求
信号のレベルが最高位であるか否かを判断し、最高位で
ある場合には、さらに、最高位の割込み要因信号との論
理積を取った結果により、割込み要求レベルが最高位で
あると判定する割り込みレベル判定回路４と、該割り込みレベル判定回路４において、最高位レベル
の割り込み信号（LV7）を検出したとき、上記割り込み
許可フラグを“オフ”しても、上記割り込みレベル判定
回路が上記最高位の割り込みレベル信号（LV7）を検出
している間は、割り込み要求信号のマイクロプロセッサ
（MPU）１への入力を許可状態のままにする割り込み許
可フラグ無効化回路６と、上記割り込み許可フラグ無効回路６の出力信号と、割
り込み要因信号（An）との論理積をとった信号を保持し
て、上記マイクロプロセッサ（MPU）１に供給するため
の保持フリップフロップ（FF）５とを設けて、上記割り込みレベル判定回路４において、最高レベル
の割り込み信号（LV7）を検出したときには、上記外部
の割り込み許可フラグを“オフ”にしても、該割り込み
レベル判定回路４が上記最高位の割り込みレベル信号
（LV7）を検出している間は、外部からの上記マイクロ
プロセッサ（MPU）１に対する割り込み要求信号の入力
を許可状態のままに制御するようにしたものである。

〔作用〕

即ち、本発明によれば、割り込み信号の立ち上がりを
検出したことで割り込み信号を認識し，且つ最高レベル
の割り込み信号をマスクできないマイクロプロセッサ
（MPU）を使用し、該マイクロプロセッサ（MPU）の外部
に割り込み許可フラグを備えた制御装置、例えば、中央
処理装置（CPU）の割り込み制御回路において、該マイ
クロプロセッサ（MPU）に入力している割り込み要求信
号のレベルが最高位であるか否かを判断し、最高位であ
る場合には、さらに、最高位の割込み要因信号（A7）と
の論理積を取った結果により、割込み要求レベルが最高
位であると判断することで、最高レベルの割り込み信号
（LV7）を検出したとき、上記マイクロプロセッサ（MP
U）の外部の割り込み許可フラグのオフ，オンの如何に
係わらず、該マイクロプロセッサ（MPU）への割り込み
要求信号の入力を許可の状態とする割り込み許可フラグ
無効化回路を設けることにより、上記割り込み許可フラ
グ無効化回路でマイクロプロセッサ（MPU）に入力され
ている割り込み要求信号が最高レベルの割り込み要求信
号（LV7）であり、且つ割り込み要因信号（An）に最高
レベルの割り込み要因信号（A7）があることを検出した
とき、該外部の割り込み許可フラグがオフ，オンに係わ
らず、該マイクロプロセッサ（MPU）への割り込み要求
信号の入力を許可状態のままにするようにしたものであ
る。

従って、従来のように、最高レベルの割り込みが、単
に、割り込み許可フラグ２を‘オフ',‘オン’するだけ
で、再度発生することがなくなるので、ソフトウェアで
は、現在の割り込みレベルを意識する必要がなくなり、
走行レベルが一定でない割り込み処理が単純化できると
共に、任意の割り込みレベルでのマスク操作（即ち、上
記ソフトウェア操作）を共通化できる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。第２図
は、本発明の一実施例をブロック図で示した図であり、
第３図は、本発明による割り込み動作をタイムチヤート
で示した図であり、第５図は、フリップフロップ（FF）
の出力のみで、最高レベルの割り込みを検出した場合の
割り込み動作をタイムチャートで示した図であり、第１
図，第２図で示した割り込みレベル判定回路4,割り込み
許可フラグ２を無効化、具体的には、該割り込み許可フ
ラグ２のオフ，オンに係わらず、割り込み許可状態とす
る論理和回路6,及び保持フリップフロップ（FF）５が、
本発明を実施するのに必要な手段である。尚、全図を通
して、同じ符号は同じ対象物を示している。

以下、第１図を参照しながら、第２図，第３図，第５
図によって、本発明の割り込み制御方式を説明する。

通常、割り込み要求があった場合、マイクロプロセ
ッサ（MPU）が割り込み要求を受け付ける，MPUが割り
込み禁止FFを‘オン’とする，MPUが割り込み要求元
に「割り込み要求が受付けられた」旨を通知する，割
り込み要求元が割り込み要因信号を停止する。ソフト
ウェアが割り込み許可フラグを‘オフ’とする，の順に
処理を行う。

また、で‘オン’にされた割り込み禁止FFはMPU内
部処理・割り込み要因解除の後に‘オフ’にされ、で
‘オフ’にされた割り込み許可フラグは受け付けた割り
込み処理の走行レベルが確定された後に‘オン’にされ
る。

なお、割り込み許可フラグはソフトウェアで‘オン',
‘オフ’可能なため、割り込み処理とは無関係に‘オ
ン',‘オフ’できる。

今、一例として、割り込みレベルの数を８個とし、各
レベルをAn（ｎ＝0,1,2,〜７）で表し、最高レベルをレ
ベル７（A7）とする。

ここで、レベル７（A7）の割り込み要因が発生し、割
り込み許可フラグ２が‘オン’であると、保持フリップ
フロップ（FF）５がセットされることにより、本発明に
おいては、割り込みレベル判定回路（具体的には、デコ
ーダと，アンド回路で構成されている）４によって、該
レベル７の割り込み信号（LV7）を出力し、上記割り込
み許可フラグ２の出力を、論理和回路６で無効化、即
ち、該割り込み許可フラグ２の出力のオフ，オンに係
わらず、外部からの割り込み信号に対して割り込み許可
の状態にしている。

また、第３図において、保持フリップフロップ（FF）
５にセットされた割り込み要因に対応する割り込み処理
の走行レベルを確定するために、第10周期に割り込み許
可フラグが‘オフ’されている。

ただし、周期の数え方は左端を第１周期としている。

なお、第３図の第２周期に割り込み許可フラグを‘オ
フ’にしているのは、図示しない以前の割り込み処理の
走行レベルを確定するためである。

若し，上記割り込みレベル判定回路４から、該レベル
７（LV7）が出力されるのと同じタイミングで、上記割
り込み許可フラグ２を‘オフ’した場合、上記レベル７
（LV7）の立ち上がり信号と、該割り込み許可フラグ２
の立ち下がり信号との論理遅延の差によって、論理和回
路６において、第３図，第５図に示した如く、「論理ヒ
ゲ」が出ることがあるが、上記最高レベルの割り込み要
因（A7）は、ゲートG1〜G3を介して、割り込み許可フラ
グ２が‘オフ’にされる直前に、保持フリップフロップ
（FF）５にラッチされているので、上記最高レベルの割
り込み要因は、該割り込み許可フラグ２の‘オン’→
‘オフ’の影響を受けることなく、安定してマイクロプ
ロセッサ（MPU）１に入力される。

又、第３図において、第６周期，第９周期に割り込み
要求とは無関係にソフトウェアにより該割り込み許可フ
ラグ２を‘オフ’→‘オン’としても、前述のように割
り込みレベル判定回路４の出力（LV7）によって、該割
り込み許可フラグ２は無効化、即ち、該割り込み許可フ
ラグ２のオフ，オンに係わらず、割り込み許可の状態に
しているので、該出力（LV7）が‘オン’であり限り、
マイクロプロセッサ（MPU）１への割り込み要因の入力
が影響を受けることはない。

逆に、上記レベル７（LV7）の割り込み要因が発生し
ていない時に、割り込み許可フラグ２が‘オン’→‘オ
フ’した場合には、元々、割り込みレベル判定回路４の
出力であるレベル７（LV7）が無いので、マイクロプロ
セッサ（MPU）１への影響はない。

そして、該割り込み許可フラグ２が‘オフ’中に、上
記最高レベルの割り込み要因が発生すると、エンコーダ
３の出力は、第３図に示してある如く、該最高レベルの
割り込み要因（A7）を示しているが、割り込み許可フラ
グ２が付勢されていないので、保持フリップフロップ
（FF）５を‘オン’とすることはなく、マイクロプロセ
ッサ（MPU）１にも入力されることはない。

ここで、割り込み許可フラグ２が‘オン’に付勢され
ると、保持フリップフロップ（FF）５は、常に、マイク
ロプロセッサ（MPU）１の１クロック分だけ、該保持フ
リップフロップ（FF）５への入力状態を保持する（即
ち、１クロック分遅らせる）ものであるので、第３図，
第５図に図示されているごとくに、その次のクロックタ
イミングにおいて、保持フリップフロップ（FF）５が
‘オン’となると共に、割り込みレベル判定回路４の出
力であるレベル７（LV7）が‘オン’となり、論理和回
路６を介してゲートG1〜G3を付勢するので、この場合に
も、割り込み許可フラグ２の‘オン’→‘オフ’→‘オ
ン’の影響を受けることはない。

本実施例では、従来の技術で示した場合と異なり、割
り込み要求元はMPUからの割り込み要求受信通知を受け
ると割り込み要因信号の送出を停止するタイプのもので
あるとする。

第３図の第７周期においては、マイクロプロセッサ
（MPU）１からのレベル７の割り込み要求信号通知を受
けてレベル７の割り込み要因信号の送出が停止されたた
め、エンコーダ３において次位のレベル５の割り込み要
因が選択され、このため第３図第７周期ではゲートG1〜
G3の入力はレベル５となっている。

また本実施例では、ソフトウェアにより禁止FF11の内
容が切り替え可能であるとする。例えば、レベル７の割
り込み要求が受け付けられた時、禁止FF11は以後のレベ
ル６以下の割り込み要求を禁止するように設定されるわ
けであるが、その後ソフトウェアにより禁止FF11の内容
が下位レベルに切り替えられる（例えばレベル３以下の
割り込み要求を禁止するように設定し直される）ことが
あるものとする。

ここで上記割り込みレベル判定回路４において、保持
フリップフロップ（FF）５の出力のみで、最高レベルの
割り込み信号（LV7）を検出している場合を想定する。
例えば、割り込み要因信号｛本実施例では、エンコーダ
３の入力信号An）がレベル７（A7）からレベル５（A5）
に変わった時点（第５図の‘▼’で示す）では、未だ該
割り込みレベル判定回路４の出力（LV7）は‘オフ’と
なっていない（次のクロックタイミングで‘オフ’とな
る）ので、保持フリップフロップ（FF）５もレベル５に
変更され、割り込み許可フラグ２が‘オフ’であるにも
かかわらず、該レベル５の割り込み要求信号がマイクロ
プロセッサ（MPU）１に入力されることになる。｛第５
図参照｝従って、この時点までに、ソフトウェアにより禁止FF
11の内容が下位レベルに切り替えられた場合には、割り
込み許可フラグ２が‘オフ’のために本来レベル５の割
り込みは受け付けられないはずが、該レベル５の割り込
みが、割り込み受け付け回路13で受け付けられるという
不都合が生じることがある。

その為、本発明の上記割り込みレベル判定回路４にお
いては、第２図に示されているように、保持フリップフ
ロップ（FF）５の出力と、割り込み要因（An）との論理
積で、最高レベルの割り込みを判定するようにしてい
る。

このように構成すると、第３図のタイムチヤートから
明らかな如く、割り込み要因信号（An）が最高レベルで
無くなると、自動的に、該割り込みレベル判定回路４の
出力信号（LV7）も‘オフ’となるので、保持フリップ
フロップ（FF）５に対するゲート回路を構成しているア
ンド回路G1〜G3は抑止され、前述のような、例えば、レ
ベル５の割り込み要求信号がマイクロプロセッサ（MP
U）１に入力される現象は起こらない。

このように、本発明は、マイクロプロセッサ（MPU）
内での走行レベルが決まっていない割り込み処理を実行
する際、ソフトウェアで制御でき、一時的に全ての割り
込み要因をマスクすることができる割り込み許可フラグ
２を、該マイクロプロセッサ（MPU）１の外に設けてい
る中央処理装置（CPU）の割り込み制御回路において、
該マイクロプロセッサ（MPU）１の外部に、最高レベル
の割り込み要因（A7）が、マイクロプロセッサ（MPU）
１に入力されたことを判定する割り込みレベル判定回路
４を設け、該割り込みレベル判定回路４の出力であるレ
ベル７（LV7）信号によって、上記割り込み許可フラグ
２を無効化、即ち、前述のように、該割り込み許可フラ
グ２のオフ，オンに係わらず、マイクロプロセッサ（MP
U）１に対する外部からの割り込みを許可する状態とす
ることにより、該割り込み許可フラグを‘オフ‘→‘オ
ン’したときにも、該最高レベルの割り込み要因（A7）
を、マイクロプロセッサ（MPU）内で再検出されないよ
うにした所に特徴がある。

尚、上記実施例においては、複数個の割り込み要因
（An）をエンコードして、マイクロプロセッサ（MPU）
１に入力し、マイクロプロセッサ（MPU）１において
は、該エンコード信号をデコードして、それぞれの割り
込み要求信号を認識する例で説明したが、必ずしも、こ
の割り込み制御回路に限定されるものでないことは云う
迄もないことである。

〔発明の効果〕

以上、詳細に説明したように、本発明の割り込み制御
回路は、割り込み信号の立ち上がりを検出したことで割
り込み信号を認識し，且つ最高レベルの割り込み信号を
マスクできないマイクロプロセッサ（MPU）を使用し、
該マイクロプロセッサ（MPU）の外部に割り込み許可フ
ラグを備えた中央処理装置（CPU）の割り込み制御回路
において、該マイクロプロセッサ（MPU）に入力してい
る割り込み要求信号と，最高位の割り込み要因信号（A
7）との論理積で、最高レベルの割り込み信号（LV7）を
検出して、上記外部の割り込み許可フラグを無効化、即
ち、該割り込み許可フラグのオフ，オフに係わらず、マ
イクロプロセッサ（MPU）への外部からの割り込みを許
可する状態とする割り込み許可フラグ無効化回路を設け
ることにより、上記割り込み許可フラグ無効化回路で、
該マイクロプロセッサ（MPU）に入力されている割り込
み要求信号が最高レベルの割り込み要求信号であり、且
つ割り込み要因信号（An）に最高レベルの割り込み要因
信号（A7）があることを検出したとき、該マイクロプロ
セッサ（MPU）の外部の割り込み許可フラグのオフ，オ
ンに係わらず、該マイクロプロセッサ（MPU）への外部
からの割り込みが許可状態の侭となるようにしたもので
あるので、従来のように、最高レベルの割り込みが、単
に、割り込み許可フラグ２を‘オフ',‘オン’するだけ
で、再度発生することがなく、ソフトウェアでは、現在
の割り込みレベルを意識する必要がなくなり、走行レベ
ルが一定でない割り込み処理が単純化できると共に、任
意の割り込みレベルでのマスク操作（即ち、ソフトウェ
ア操作）を共通化できる効果がある。

【図面の簡単な説明】

第１図は本発明の割り込み制御回路の原理ブロック図，第２図は本発明の一実施例をブロック図で示した図，第３図は本発明による割り込み動作をタイムチヤートで
示した図，第４図は従来の割り込み制御方式を説明する図，第５図はフリップフロップ（FF）の出力のみで最高レベ
ルの割り込みを検出した場合の動作をタイムチヤートで
示した図，である。図面において、１はマイクロプロセッサ（MPU）， 11は禁止FF,12はデコーダ， 13は割り込み受付回路,14は内部バス，２は割り込み許可フラグ，３はエンコーダ，４は割り込みレベル判定回路，５は保持フリップフロップ（FF），６は論理和回路，又は割り込み許可フラグ無効化回路， A,B,Cは信号， An（ｎ＝1,2,…）は割り込み要因信号， LV7は割り込みレベル判定回路の出力信号で最高レベル
の割り込み信号，をそれぞれ示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者片倉修大和市深見西４丁目２番49号パナファコム株式会社内 (72)発明者岡部一良大和市深見西４丁目２番49号パナファコム株式会社内 (72)発明者菅原英幸大和市深見西４丁目２番49号パナファコム株式会社内 (72)発明者岸本宏幸大和市深見西４丁目２番49号パナファコム株式会社内 (56)参考文献特開昭59−98256（ＪＰ，Ａ) 特開昭59−20053（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】割り込み信号の立ち上がりを検出したこと
で割り込み信号を認識し、且つ最高レベルの割り込み信
号をマスクできないマイクロプロセッサに対する割り込
み制御を行う割り込み制御回路であって、前記マイクロプロセッサへの割り込み要求信号の入力を
制御する割り込み許可フラグと、前記マイクロプロセッ
サに入力している割り込み要求信号のレベルが最高位で
あることを示す信号と、最高レベルの割込み要因信号と
にもとづき、割込み要因レベルが最高位であることを示
す割り込みレベル信号を出力する割り込みレベル判定回
路と、前記割り込みレベル判定回路から出力される割り込みレ
ベル信号により、前記割り込み許可フラグを割り込み不
許可状態にしても、割り込み要求信号のマイクロプロセ
ッサへの入力を許可状態のままにする割り込み許可フラ
グ無効化回路と、前記割り込み許可フラグ無効化回路によりマイクロプロ
セッサへの入力を許可状態のままにされた割り込み要求
信号を保持して、前記マイクロプロセッサに供給するた
めのフリップフロップと、を有することを特徴とする割り込み制御回路。