JPH01217521A - 割込み制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、信号検出手段さらにはデータ処理システム
における割込み方式に適用して特に有効な技術に関し、
例えばエツジ検出タイプの割込みハンドラを持つマイク
ロコンピュータシステムに利用して有効な技術に関する
。

［従来の技術］ 従来のマイクロコンピュータシステムにおける各周辺装
置からマイクロプロセッサに対する割込み要求方式とし
ては、マイクロプロセッサの割込み受付は端子に複数の
割込み信号を直接ワイヤードオアなどの論理で入力する
方式がある。また、割込み要求を受けるマイクロプロセ
ッサにも、割込み受付は端子のレベルを検出して割込み
要求を検知するものと、割込み要求信号のエツジを検知
して割込み要求を認識する割込みハンドラを持つものと
がある。

例えば、マイクロプロセッサが外部からの割込信号を処
理する方法については、特開昭６１−０９５４５３号が
ある。

［発明が解決しようとする課題］ 上記のようなエツジをセンスするタイプの割込みハンド
ラを有するマイクロコンピュータシステムでは多数の割
込み信号をワイヤードオアで入力すると、２つ以上の割
込み要因が重複して発生した場合に、最初の割込み信号
のエツジを受け付けてその割込み処理を開始する。しか
し、その割込み信号が元のレベルに戻る前に入って来た
２つ目以降の割込み信号のエツジは、ワイヤードオア論
理のためエツジとしては認識されず、割込み要求として
受け付けられない。つまり、２つ以上の割込みが連続し
て発生した場合、１つ目の割込み処理が終了しても１つ
目の割込み要求が解除されていないと判断されてしまう
。従って、２つ目以降の割込み要求に対する処理に移行
することができず、以後発生する割込みも受け付けられ
なくなり、いわゆるデッドロック状態に陥るという問題
点があった。

この発明の目的は、エツジ検出タイプの割込みハンドラ
を持つマイクロコンピュータシステムにおいて、２つ以
上の割込み信号をマイクロプロセッサの共通の割込み受
付は端子に入力させるようにする場合に、連続して発生
した割込みを確実に区別して対応する割込み処理を開始
させ、デッドロック状態に陥るのを回避できるような割
込み制御技術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、複数の割込み要求信号を対等に受けていずれ
かの割込み要求信号の入力により割込みハンドラに対す
る割込み信号を形成する割込み発生制御回路と、各々の
割込み要求の終了を検知する割込み終了検出回路を設け
、この割込み終了検出回路からの検出信号によって上記
割込み発生制御回路から出力される割込み信号をネゲー
トさせるようにした。

［作用］ 上記した手段によれば、複数の割込み要因が連続して発
生しても、一つの割込み要求に対する処理が終了すると
それを検出して一旦割込みハンドラに対する割込み信号
がネゲートされ、一定時間（割込みハンドラが割込み解
除を認識するのに必要な時間）後に他の割込み要求が残
っていれば再び割込み信号がアサートされるため、割込
みハンドラは割込み信号のエツジを検出することができ
る。

［実施例］ 以下、本発明に係る割込み制御回路の一実施例を第１図
を用いて説明する。

この実施例の割込み制御回路は、割込み要求入力部１と
割込み終了検出部２および割込み発生制御部３とから構
成される。

割込み入力部１は、割込み要求信号ＩＲＱＩ。

ＩＲＱ２．・・・・ＩＲＱｎを入力信号とする多入力Ｏ
ＲゲートＧ１で構成され、割込み要求信号のいずれか一
つがロウレベルになると、ハイレベルの信号を割込み発
生制御部３へ送る。割込み終了検出部２は、各々の割込
み要求信号ＩＲＱＩ〜ＩＲＱｎをトリガ信号とするフリ
ップフロップＦＦＩ〜ＦＦｎとＮＯＲゲートＧ２とで構
成され、各別込み要求信号のロウレベルからハイレベル
への変化を検出して、マスク信号ＭＡＳＫを割込み発生
制御部２へ送る。

割込み発生制御部３は、ＮＡＮＤゲートＧ３とデイレイ
回路ＤＬＹとからなり割込み入力部１からの受付は信号
と、割込み終了検出部３からのマスク信号ＭＡＳＫとか
ら、マイクロプロセッサ（図示省略）の割込みハンドラ
に対して割込み要求信号ＩＲフを発生する。割込み発生
制御部３のデイレイ回路ＤＬＹは、割込み処理の終了検
出から次の割込み要求のエツジが受付けられるまでの最
小時間を保証するものであり、割込みハンドラに応じて
遅延時間は異なるが、ここではフリップフロップを２段
用いたクロックドデイレイとした。

デイレイ回路ＤＬＹはシステムクロックφによって動作
される。

次に、上記割込み制御回路の動作を第２図のタイミング
チャートを用いて説明する。

第２図には、−例として、先ず割込み要求信号ＩＲＱＩ
がロウレベルになってそれに対する割込み処理が開始さ
れ、それが終了する前に他の割込み要求信号ＩＲＱ２が
真レベル（ロウレベル）にされた場合のタイミングが示
されている。

入力部１のＯＲゲートＧ１は、割込み要求信号ＪＲＱＩ
〜ＩＲＱｎのうち一つが真レベル（ロウレベル）になる
と出力がハイレベルに変化する。

また、割込み終了検出部２の各フリップフロップＦＦＩ
〜ＦＦｎは、初めにすべてリセットされて、出力Ｑ１〜
Ｑｎはすべてロウレベルにされており、これによってＮ
ＯＲゲートＧ２はハイレベルのマスク信号ＭＡＳＫを割
込み発生制御部３のＮＡＮＤゲートＧ３に供給する。

従って、第２図のタイミングのように先ず割込み要求信
号ＩＲＱＩが真レベル（ロウレベル）に変化すると、Ｎ
ＡＮＤゲートＧ３から出力される割込み要求信号ＩＲＱ
が真レベル（ロウレベル）にアサートされ１割込みハン
ドラがそのエツジを検知して対応する割込み処理を開始
する。その後。

割込み処理終了前に他の真レベルの割込み要求信号ＩＲ
Ｑ２が入ってきても割込み制御回路は何ら新しい動作す
ることはない。

しかして、上記割込み処理が終了して割込み要求信号Ｉ
ＲＱＩが偽レベル（ハイレベル）に変化すると、その立
上りエツジによってフリップフロップＦＦＩがトリガさ
れ、その出力Ｑ１がハイレベルに変化される。これによ
って、ＮＯＲゲートＧ２の出力たるマスク信号ＭＡＳＫ
がロウレベルに変化されＮＡＮＤゲートＧ３をマスクす
るため、このときＯＲゲートＧ１の出力が割込み要求信
号ｒ百で１−によってハイレベルされていたとしても、
ＮＡＮＤゲートＧ３から出力される割込み要求信号ＩＲ
Ｑは一旦偽レベル（ハイレベル）にネゲートされる。

これとともに、ロウレベルのマスク信号ＭＡＳＫはデイ
レイ回路ＤＬＹに供給され、一定時間後に後段のブリッ
プフロップの出力信号ＣＬＲがロウレベルに変化される
。この信号ＣＬＲの立下がりによって割込み終了検出部
２内のフリップフロップＦＦＩ〜ＦＦｎがすべてクリア
されるため。

割込み要求ＩＲＱＩに対する割込み処理の終了と同時に
ハイレベルにされた信号Ｑ１がロウレベルに変化され、
ＮＯＲゲートＧ２から割込み発生制御部３に対し供給さ
れるマスク信号ＭＡＳＫがハイレベルに変化され、マス
クが解除される。その結果、その時点でまだ他の割込み
要求信号ＩＲＱ２が真レベル（ロウレベル）のまま残っ
ていれば、ＮＡＮＤゲートＧ３の出力信号たる割込みハ
ンドラに対する割込み要求信号ｒｒｚが真レベル（ロウ
レベル）にアサートされる。

同様に、３つ以上の割込み要因が連続して発生した場合
においても、各側込み要因に対応する処理が終了した時
点で割込みハンドラに対する割込み要求信号ＩＲＱが必
ず一旦ネゲートされる。

そのため、２以上の割込み要求信号が続けてロウレベル
に変化すると、従来のワイヤードオアによる割込み入力
方式では割込みハンドラに対する割込み要求信号がロウ
レベルのままになって２つ目以降の割込みを受け付けな
いデッドロック状態になっていたものが、上記実施例を
適用した場合には一つの割込み処理の終了ごとに割込み
ハンドラに対する割込み要求信号が一旦ハイレベルに変
化されてからロウレベルにアサートされる。その結果、
割込みハンドラは割込み要求信号が連続した場合の２つ
目以降の割込み要求に対応したエツジを検出し、他の割
込み処理を開始することができるようになる。

なお、一つ目の割込み要求に対する処理が終了した時点
で２つ以上の割込み要因が発生していた場合にいずれの
割込み処理を優先するかは割込みハンドラのファームウ
ェアに委ねられており１例えばマイクロプロセッサに最
も近いデバイスの割込み処理から次々と実行していくよ
うな制御が行なわれる。

以上説明したように上記実施例は、複数の割込み要求信
号を対等に受けていずれかの割込み要求信号の入力によ
り割込みハンドラに対する割込み信号を形成する割込み
発生制御回路と、各々の割込み要求の終了を検知する割
込み終了検出回路を設け、この割込み終了検出回路から
の検出信号によって上記割込み発生制御回路から出力さ
れる割込み信号をネゲートさせるようにしたので、複数
の割込み要因が連続して発生しても、一つの割込み要求
に対する処理が終了とそれを検出して一旦割込みハンド
ラに対する割込み信号がネゲートされ、一定時間後に他
の割込み要求が残っていれば再び割込み信号がアサート
されるため、割込みハンドラは割込み信号のエツジを検
出することができるようになるという作用により、シス
テムがデッドロック状態に陥るのを回避することができ
るという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
デイレイ回路としてフリップフロップを用いているが論
理ゲートやＯＲ時定数回路を用いて構成することも可能
である。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である割込みハンドラを備
えたマイクロコンピュータシステムに適用したものにつ
いて説明したが、この発明はそれに限定されるものでな
く、割込み制御を必要とするシステム一般に利用できる
。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、エツジ検出タイプの割込みハンドラを持つマ
イクロコンピュータシステムにおいて、２つ以上の割込
み信号をマイクロプロセッサの共通の割込み受付は端子
に入力させるようにしだ場合に、連続して発生した割込
みを確実に区別して対応する割込み処理を開始させ、デ
ッドロック状態に陥るのを回避することができる。

【図面の簡単な説明】

第１図は本発明に係る割込み制御回路の一実施例を示す
ブロック図、 第２図はその割込み制御回路の動作の一例を示すタイミ
ングチャートである。 １・・・・割込み入力部、２・・・・割込み終了検出部
、３・・・・割込み発生制御部、ＤＬＹ・・・・デイレ
イ回路。 第　　１　　図 ／ 第　２　図

Claims (1)

1. 【特許請求の範囲】 １、複数の周辺装置からの割込み要求を、エッジ検出タ
   イプの割込みハンドラを有するマイクロコンピュータの
   共通の割込み受付け端子に供給させるようにされたマイ
   クロコンピュータシステムにおける割込み制御回路であ
   って、割込み要求の終了を検出する割込み終了検出手段
   を有し、２つ以上の割込み要求があった場合に、その割
   込み処理の終了時にマイクロコンピュータに対する割込
   み信号を一旦偽レベルに変化させるように構成されてな
   ることを特徴とする割込み制御回路。 ２、複数の割込み要求信号を対等に受け付ける割込み入
   力手段と、この割込み入力手段に入力された割込み要求
   信号のいずれか一つが真レベルに変化したときにマイク
   ロコンピュータに対する割込み信号を真レベルに変化さ
   せる割込み発生制御手段と、割込み要求の終了を検出し
   て上記割込み信号を偽レベルに変化させる割込み禁止信
   号を上記割込み発生制御手段に供給する割込み終了検出
   手段とにより構成されてなることを特徴とする請求項１
   記載の割込み制御回路。